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        LTE系統(tǒng)中基3的FFT設(shè)計與FPGA實現(xiàn)

        2016-07-01 01:39:39咸陽職業(yè)技術(shù)學(xué)院史亞維
        電子世界 2016年10期

        咸陽職業(yè)技術(shù)學(xué)院 史亞維

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        LTE系統(tǒng)中基3的FFT設(shè)計與FPGA實現(xiàn)

        咸陽職業(yè)技術(shù)學(xué)院 史亞維

        【摘要】在LTE系統(tǒng)中存在基3和基5的FFT的情況,但是目前FFT的算法優(yōu)化和實現(xiàn)主要是基2或基4,很少有研究基3和基5的算法與實現(xiàn)的。因此,本文主要對LTE系統(tǒng)中基3的WFTA算法和FPGA實現(xiàn)進(jìn)行研究分析,最后對3點FFT進(jìn)行RTL代碼實現(xiàn)綜合與后仿真。

        【關(guān)鍵詞】LTE系統(tǒng);基3FFT;FPGA

        0 引言

        在LTE系統(tǒng)中,為了滿足系統(tǒng)的要求,F(xiàn)FT的變換的點數(shù)很多,這些點里面就包括基3基5等的FFT,因此,本文就主要對基3蝶形運(yùn)算單元的WFTA算法,以及基3的FPGA設(shè)計與實現(xiàn)進(jìn)行研究分析。

        1 WFTA算法研究分析

        WFTA算法是一種快速的短N(yùn)點的DFT算法,其核心思想是通過矩陣的降解實現(xiàn),用最少的加減及乘除運(yùn)算,該算法可以實現(xiàn)3點等小點數(shù)的DFT變換。

        N點DFT用矩陣表示為X=Wx,通過矩陣分解為X=SCTx,其中W=SCT,T 和S 的元素只包含0和±1,C 只有對角線上的元素非零,這樣只有在數(shù)據(jù)與C 作運(yùn)算時才包含乘法計算,使計算中的乘法運(yùn)算大大減少。完成3點的DFT,只須3次乘法和6次加法,計算過程如下:

        2 基3模塊的FPGA設(shè)計與實現(xiàn)

        2.1基3模塊的FPGA結(jié)構(gòu)設(shè)計

        輸入的數(shù)據(jù)進(jìn)行基3模塊FFT計算,據(jù)基3FFT的WFTA變換原理,數(shù)據(jù)乘以旋轉(zhuǎn)因子之后按照相應(yīng)的原理進(jìn)行一個基3FFT變換,具體結(jié)構(gòu)框圖如圖1所示。

        圖1 基于WFTA算法的基3模塊結(jié)構(gòu)圖

        其中輸入的3組數(shù)據(jù)的實部為XR0[15:0]、XR1[15:0]、XR2[15:0];3組數(shù)據(jù)的虛部為XI0[15:0]、XI1[15:0]、XI2[15:0];旋轉(zhuǎn)因子的實部為WR1[15:0]、WR2[15:0];旋轉(zhuǎn)因子的虛部為WI1[15:0]、WI2[15:0]。

        輸出的結(jié)果數(shù)據(jù)的實部為YR0[15:0]、YR1[15:0]、YR2[15:0];輸出3組數(shù)據(jù)的虛部為YI0[15:0]、YI1[15:0]、YI2[15:0]。

        2.2基3模塊的Verilog實現(xiàn)

        根據(jù)圖1的實現(xiàn)框圖,輸入數(shù)據(jù)乘以旋轉(zhuǎn)因子后的結(jié)果取18位,因此這里的輸入數(shù)據(jù)t0,t1,t2的實部和虛部為18位,采用截位相加取代基3模塊單元中乘以常數(shù)的乘法器,基3單元實現(xiàn)的具體RTL代碼如下:

        2.3基3基5模塊FPGA實現(xiàn)后的仿真結(jié)果

        用QuartusII工具對基3基5單元進(jìn)行后仿真的結(jié)果如圖2所示,其中t0r…t4r為輸入的5個數(shù)據(jù)的實部,t0i…t4i為輸入的5個數(shù)據(jù)的虛部。Z0r…z4r為輸出的5個數(shù)據(jù)的實部,z0i…z4i為輸出5個數(shù)據(jù)的虛部。

        choose為低電平時做基3運(yùn)算,輸入選擇t0、t1、t2,輸出結(jié)果為z0、z1、z2;choose為高電平時做基5運(yùn)算,輸入選擇t0…t4,輸出為z0…z4。

        其中clk為時鐘信號,enable為基3基5單元工作的使能信號,通過對比后仿真的結(jié)果與C定點化平臺仿真的結(jié)果一致,說明設(shè)計的這個模塊邏輯功能正確算法滿足要求,該基3基5單元模塊滿足要求。

        圖2 基3基5單元后仿真結(jié)果

        3 結(jié)束語

        本文對LTE系統(tǒng)中基3的FFT的算法進(jìn)行了簡單的介紹。然后,根據(jù)算法給出了基3模塊的FPGA設(shè)計與實現(xiàn)結(jié)構(gòu),根據(jù)后仿真結(jié)果可以看出這個FPGA實現(xiàn)結(jié)構(gòu)與算法滿足系統(tǒng)的要求。

        參考文獻(xiàn)

        [1]夏宇聞編著.Verilog數(shù)字系統(tǒng)設(shè)計教程[M].北京:北京航空航天大學(xué)出版社,2003,1.

        [2]王誠,吳繼華等編著.Altera FPGA/CPLD設(shè)計(基礎(chǔ)篇)[M].北京:人民郵電出版社,2005,7.

        作者簡介:

        史亞維(1982—),女,碩士研究生,主要研究方向為FPGA和數(shù)字電路設(shè)計。

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