周全，陳錫侯

(重慶理工大學(xué) 機(jī)械檢測技術(shù)與裝備教育部工程研究中心 時柵傳感及先進(jìn)檢測技術(shù)重慶市重點(diǎn)實(shí)驗(yàn)室，重慶 400054)

可編程時鐘芯片在高速圖像處理系統(tǒng)中的應(yīng)用

周全，陳錫侯

(重慶理工大學(xué) 機(jī)械檢測技術(shù)與裝備教育部工程研究中心 時柵傳感及先進(jìn)檢測技術(shù)重慶市重點(diǎn)實(shí)驗(yàn)室，重慶 400054)

摘要:隨著圖像處理系統(tǒng)對速度的要求越來越高，系統(tǒng)中時鐘的穩(wěn)定性和同步就顯得非常關(guān)鍵，單顆晶振的方法已經(jīng)不能滿足發(fā)展需要。針對這一問題，提出了一種新型可編程可輸出多路差分時鐘的芯片CDCM6208，通過編程方法調(diào)節(jié)芯片的輸出時鐘頻率，具有穩(wěn)定、靈活、適用范圍廣的特點(diǎn)，并通過實(shí)驗(yàn)驗(yàn)證了此芯片在高速圖像處理系統(tǒng)中的效果。

關(guān)鍵詞:高速圖像處理；差分時鐘；多路輸出；編程控制

引言

隨著數(shù)字化技術(shù)的不斷發(fā)展和完善，基于FPGA+DSP架構(gòu)的高速數(shù)字圖像處理系統(tǒng)已廣泛應(yīng)用于工業(yè)、軍事、生物、醫(yī)療等領(lǐng)域[1-2]，由于這種架構(gòu)需要用到多種高速接口進(jìn)行數(shù)據(jù)傳輸處理，因此高速差分時鐘就成為設(shè)計的關(guān)鍵。圖1給出了在高速圖像處理領(lǐng)域常用到的高速差分時鐘。

圖1　常用的高速差分時鐘

傳統(tǒng)數(shù)字圖像處理系統(tǒng)在進(jìn)行時鐘設(shè)計時，都是采用單顆固定頻率的時鐘晶振，由于每個晶振的標(biāo)稱頻率和實(shí)際頻率存在誤差[3]，且多個單顆晶振分別工作，不符合高速圖像處理系統(tǒng)對時鐘穩(wěn)定和同步的需求[4]，此外由于高精度晶振價格高昂且電路板成型后不易更改，所以對設(shè)計的準(zhǔn)確性和采購的全面性提出了很高的要求，然而在這方面往往需要耗費(fèi)大量的時間、人力和物力，而且還經(jīng)常不盡如人意。本文提出了一種新型的可編程差分時鐘芯片，該時鐘芯片可以同時產(chǎn)生8路差分時鐘輸出，且每一路輸出時鐘的頻率可以通過編程方式進(jìn)行靈活調(diào)節(jié)，滿足了高速時鐘設(shè)計對同步、穩(wěn)定、靈活的要求。

1芯片工作原理

1.1芯片總體架構(gòu)

如圖2所示，本芯片包含4個模塊：輸入模塊、鎖相環(huán)、輸出模塊、控制模塊。輸入模塊包含分頻器R和多路選擇器，分頻器R對第一路輸入時鐘進(jìn)行分頻，多路選擇器完成對兩路輸入時鐘的選擇；鎖相環(huán)模塊完成輸入時鐘的濾波和倍頻，并將倍頻后的時鐘傳送至輸出模塊；輸出模塊將從鎖相環(huán)出來的時鐘進(jìn)行分頻后輸出至外部端口Y0～Y7，其中輸出端Y0～Y3可以進(jìn)行整數(shù)分頻，Y4～Y7可以進(jìn)行小數(shù)分頻。控制模塊包含主機(jī)接口、狀態(tài)控制、電源狀態(tài)模塊，通過控制模塊可以完成對芯片工作狀態(tài)的控制。

圖2　芯片功能框圖

1.2芯片工作流程

芯片的工作流程如圖3所示，在上電后先檢測掉電引腳PDN的狀態(tài)，若為低則繼續(xù)等待，若為高則進(jìn)入下一個狀態(tài)；然后進(jìn)行模式選擇，一共有3種模式，即檢測外部引腳狀態(tài)模式、I2C模式和SPI模式；在進(jìn)入各自狀態(tài)后將進(jìn)行相關(guān)配置，最后確認(rèn)芯片各狀態(tài)正常后芯片將正常運(yùn)行。

圖3　芯片工作流程圖

1.3輸出頻率計算

芯片CDCM6208的頻率計算分為兩種模式——引腳模式和編程模式，下面分別予以說明。

引腳模式：當(dāng)SI_MODE[1:0]=10時，芯片工作在引腳模式，配置外部引腳PIN[4:0]不同的狀態(tài)，從而輸出不同標(biāo)準(zhǔn)、不同頻率的時鐘，這里不做詳細(xì)討論。

編程模式：當(dāng)SI_MODE[1:0]=00、01時，芯片分別工作在SPI模式和I2C模式，這兩種模式都是通過編程配置芯片寄存器的方式來控制輸出不同的時鐘頻率，這種方式非常靈活，本文對此種方式輸出頻率的計算予以具體說明。

如圖2所示，當(dāng)鎖相環(huán)工作在閉環(huán)模式，第一時鐘輸入端作為輸入?yún)⒖紩r鐘時，鎖相環(huán)的輸出時鐘計算公式為：

(1)

其中fPRI_REF為第一參考時鐘端頻率，R為輸入模塊第一時鐘端的分頻器。

當(dāng)鎖相環(huán)工作在閉環(huán)模式，第二時鐘輸入端作為輸入?yún)⒖紩r鐘時，鎖相環(huán)的輸出時鐘計算公式為：

(2)

其中fSEC_REF為第二參考時鐘端頻率，最終輸出頻率fOUT為：

(3)

圖4　小數(shù)分頻輸出端的計算流程

其中O為輸出端分頻器分頻值，當(dāng)式(3)使用PS_B時，fOUT為Y2、Y3、Y6、Y7端的頻率，圖4給出了小數(shù)分頻輸出端(Y4～Y7)的輸出計算流程。整數(shù)分頻輸出端(Y0～Y3)的輸出計算方式?jīng)]有圖4中的預(yù)除部分。

2實(shí)驗(yàn)平臺搭建

本文所使用的FPGA+DSP架構(gòu)高速圖像處理實(shí)驗(yàn)平臺，F(xiàn)PGA采用Xilinx公司的XC7K325T，DSP采用TI公司的TMS320 C6455，高速差分時鐘芯片采用TI公司的CDCM6208，具體實(shí)驗(yàn)平臺框圖如圖5所示。

圖5　實(shí)驗(yàn)所用硬件平臺框圖

2.1時鐘芯片外圍硬件電路設(shè)計

根據(jù)CDCM6208的工作需求，圖6～8給出了芯片的外圍設(shè)計電路，下面對各個設(shè)計方案予以介紹。

2.1.1電源設(shè)計

差分時鐘芯片CDCM6208的工作電壓為3.3 V，輸出時鐘的基準(zhǔn)電壓可為1.8 V、2.5 V、3.3 V，這些常用供電電壓可以直接由高速圖像處理系統(tǒng)的供電電源提供。這里介紹一種圖像處理系統(tǒng)中常用的電源——TI公司的TPS54620，其輸入電壓VIN為4.7～17 V，輸入電壓PVIN范圍為1.6～17 V，輸出電流為6 A，輸出參考電壓為0.8 V，輸出電壓可通過R1、R2調(diào)節(jié)，計算公式為：

圖6給出了系統(tǒng)電源典型設(shè)計。

圖6　系統(tǒng)電源典型設(shè)計

2.1.2工作模式選擇

圖7　CDCM6208工作模式設(shè)置

差分時鐘芯片CDCM6208的模式選擇有4種：SI_MODE[1:0]=00，芯片工作在SPI模式，SI_MODE[1:0]=01，芯片工作在I2C模式；SI_MODE[1:0]=10，芯片工作在PIN模式；SI_MODE[1:0]=11，模式保留。因?yàn)镾I_MODE[1:0]引腳帶內(nèi)部上拉和下拉電阻，所以只需要將其加外部下拉和上拉電阻便可實(shí)現(xiàn)4種模式的選擇切換，具體如圖7所示。

2.1.3外部參考時鐘輸入選擇

在CDCM6208中，可通過REF_SEL引腳進(jìn)行參考時鐘源的選擇：REF_SEL=0,選擇VDD_PRI_REF作為參考時鐘輸入；REF_SEL=1,選擇VDD_SEC_REF作為參考時鐘輸入，如圖8所示，因?yàn)镽EF_SEL帶內(nèi)部上拉電阻，所以選擇VDD_SEC_REF作為參考時鐘輸入。

圖8　CDCM6208外部輸入時鐘設(shè)計

2.2編程配置

系統(tǒng)中CDCM6208時鐘芯片的寄存器可由FPGA通過SPI接口進(jìn)行編程配置。如圖9所示，下面以這個典型應(yīng)用為例設(shè)計出需要的差分時鐘，如果假定SRIO的時鐘為2.5 GHz，則FPGA的GTX時鐘可為125 MHz，DSP的SRIO時鐘可為156.25 MHz，這里DDR3的參考時鐘為200 MHz。

圖9　系統(tǒng)框圖

根據(jù)式(1)和式(3)，可以設(shè)定fPRE_REF=25 MHz，M=R=1，N=25，PS_A=4，PS_B=5，OY0=OY1=4，OY2=OY3=4，OY4=OY5=2.5，OY6=OY7=1.25，小數(shù)分頻部分預(yù)縮放值為2。

因此容易得到：fVCO=2 500 MHz，Y1～Y2=156.25 MHz，Y3～Y6=125 MHz，Y7～Y8=200 MHz。此外，這里假定所有輸出的電平標(biāo)準(zhǔn)都為1.8 V，則CDCM6208的所有寄存器配置如圖10所示。

圖10　CDCM6208的寄存器配置

3實(shí)驗(yàn)驗(yàn)證

為了驗(yàn)證CDCM6208編程產(chǎn)生的高速差分時鐘效果，在FPGA內(nèi)模擬產(chǎn)生8位640×512的數(shù)據(jù)遞增灰度圖像，將產(chǎn)生的圖像經(jīng)過DDR3緩存一幀后，通過SRIO接口傳輸至DSP中顯示，實(shí)驗(yàn)結(jié)果如圖11所示，從圖中可以看到圖像無誤碼產(chǎn)生，證明CDCM6208編程產(chǎn)生的高速差分時鐘非常穩(wěn)定，適用于高速圖像處理應(yīng)用。

圖11　實(shí)驗(yàn)結(jié)果顯示

結(jié)語

參考文獻(xiàn)

[1] 鐘穎,張春俠,林玉野.基于DSP和 FPGA架構(gòu)的嵌入式圖像處理系統(tǒng)設(shè)計[J].電子設(shè)計工程,2011(12):21-24.

[2] 范超,趙琳,陳國.基于FPGA+DSP架構(gòu)視頻處理系統(tǒng)設(shè)計[J].電子技術(shù),2014(6):52-54.

[3] 李二鵬,文開章,馮保紅,等.石英晶體振蕩器頻率特性的測量與分析[J].測控技術(shù),2010(1):81-83.

[4] 汪安民,韓道文.多核DSP的多路同步時鐘信號設(shè)計[J].單片機(jī)和嵌入式系統(tǒng)應(yīng)用,2014(5):15-17.

周全(碩士研究生)，主要從事計算機(jī)輔助測試與傳感器技術(shù)的研究；陳錫侯(教授)，研究方向?yàn)橛嬎銠C(jī)輔助測試技術(shù)與儀器應(yīng)用。

Application of Programmable Clock Chip in High-speed Image Processing System

Zhou Quan,Chen Xihou

(Engineering Research Center of Mechanical Testing Technology and Equipment,Ministry of Education,Chongqing Key Laboratory of Time-grating Sensing and Advanced Testing Technology,Chongqing University of Technology,Chongqing 400054,China)

Abstract：With the image processing system for speed higher and higher,the stability and synchronization of the system clock are very critical,so one single clock crystal cannot meet with the high requirement any more.In order to solve this problem,a new type of programmable clock chip CDCM6208 is put forward,which can output multiplex differential signals.The output clock frequency of the chip can be adjusted by programming,that has the characteristics of stability,flexible and wide applicable scope.The actual effect is verified through the experiment in the image processing system.

Key words:high-speed image processing;differential clock;multiplexed output;programming control

中圖分類號:TP336

文獻(xiàn)標(biāo)識碼:A

收稿日期：(責(zé)任編輯：薛士然2015-12-29)