李林華

(貴州工業(yè)職業(yè)技術(shù)學(xué)院，貴州貴陽，550008）

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集成電路低功耗設(shè)計方法

李林華

(貴州工業(yè)職業(yè)技術(shù)學(xué)院，貴州貴陽，550008）

摘要：針對當(dāng)前集成電路低功耗的需求，對當(dāng)前幾種常用的低功耗設(shè)計方法和技術(shù)進(jìn)行探討，包括算法優(yōu)化、工藝優(yōu)化、版圖優(yōu)化、門級優(yōu)化等，從而為當(dāng)前繼承電路優(yōu)化提供借鑒參考。

關(guān)鍵詞：集成電路；低功耗；方法

隨著現(xiàn)代節(jié)能技術(shù)的要求，如何降低設(shè)備的功耗成為重要的問題。而功耗對于一個便攜式的數(shù)字系統(tǒng)來講，是提高其使用性能的關(guān)鍵。通常對于數(shù)字電路的設(shè)計，首要的需求則是如何降低功耗，同時通過劃分設(shè)計結(jié)構(gòu)，并不斷對其進(jìn)行優(yōu)化，最終得到合理的設(shè)計方案。因此，采用各種方法降低功耗，是提高設(shè)備性能的重點。本文則對數(shù)字電路設(shè)計中的低功耗方法進(jìn)行了探討。

1　工藝級功耗優(yōu)化

在采用工藝級的功耗進(jìn)行設(shè)計中，主要采用兩種不同的技術(shù)降低功耗：

第一，按照比例縮小技術(shù)。在低功耗的設(shè)計中，通過對工藝的改進(jìn)對降低功耗具有非常明顯的效果。在設(shè)計中，采用更為先進(jìn)的工藝，可以使得設(shè)備的電壓消耗更小。當(dāng)前，隨著電子技術(shù)的提高，系統(tǒng)集成度越高，其采用的器件尺度也越來越小，器件的電容也逐步的降低，從而大大的降低了功耗。而通過比例技術(shù)，其不僅可以所見晶體管的比例，同時還可縮減互連線的比例。而對于晶體管的縮減問題，可通過縮減器件的一些關(guān)鍵參數(shù)的方式，從而在維持其性能不變的同時，可采用更加小的溝道長度，保持其他的參數(shù)不變的柵壓縮（gate shrink）技術(shù)等，從而橫向的縮小器件，并縮短其延長的時間，達(dá)到最終降低功耗的目的。而對互連線進(jìn)行縮小則按照比例的方式，縮小其整體的縮減。大師在縮減尺寸的同時，也帶來了很多的問題，如增加了系統(tǒng)的噪音，減少了電路運(yùn)行的可靠性。

第二，封裝技術(shù)。通過封裝，將芯片與外界充分的隔離，從而減少因為外界的腐蝕給系統(tǒng)電氣設(shè)備帶來的問題。而在封裝中，對芯片的功耗影響很大。對此，采用合理的封裝技術(shù)，可有利于芯片散熱，從而降低功耗。如在多芯片中，由于芯片間的接口單元消耗很多能耗，采用多芯片封裝的方式，先降低I/O接口的功能，其次減小電路延遲問題，最終達(dá)到優(yōu)化電路的目的。

2　電路功耗優(yōu)化

對電路級的功耗通常為動態(tài)邏輯設(shè)計。在CMOS電路中，通常包括很多的電路邏輯結(jié)構(gòu)，如動態(tài)邏輯、靜態(tài)邏輯等，不同的邏輯結(jié)構(gòu)具有不同的功能。在動態(tài)邏輯結(jié)構(gòu)中，其包含著非常突出的邏輯結(jié)構(gòu)。在靜態(tài) CMOS中，每個輸入都要連接一個MOS，邏輯的消耗比較大；在動態(tài)的 CMOS 邏輯中國，則將電路分為N和M兩種溝道，如其中的N動態(tài)邏輯為例，如圖1所示。

圖1　動態(tài)N型邏輯圖

在圖1中看出，PDN為下拉的單元，由NMOS 組成。動態(tài)電路通過時鐘信號進(jìn)行控制，從而進(jìn)行預(yù)充電模式和求值模式之間的切換。在該邏輯控制中，其所學(xué)的晶體管的數(shù)目非常少，同時其開關(guān)的速度也比較快。

3　版圖級低功耗優(yōu)化

在采用該方法進(jìn)行優(yōu)化設(shè)計中，必須同時對互連線和器件進(jìn)行優(yōu)化。對器件的優(yōu)化主要是根據(jù)集成電路工藝的發(fā)展而發(fā)展起來的。其器件的尺寸越小，所耗費(fèi)的能耗則是越低。而互連是將各個不同的期間都全部連接在一起，如何消除互連帶來的影響則是關(guān)鍵。對早期的集成電路來講，采用晶體管對開關(guān)速度進(jìn)行控制不是很理想，導(dǎo)線橫截面積較大，阻抗較小，功耗也低。而隨著工藝的發(fā)展，晶體管對開關(guān)的控制也越來越優(yōu)秀，但是其橫截面卻越來越大，導(dǎo)致導(dǎo)線的RC 延遲增加，使得邏輯門也被延遲。對此，在信號布線的時候，通常將橫截面大且間距較大的頂層金屬來布線，從而降低延時和能耗。

4　門級低功耗優(yōu)化

在門級優(yōu)化當(dāng)中，其主要是依靠路徑平衡、單元映射、時序調(diào)整、公因子提取等技術(shù)進(jìn)行優(yōu)化，在本文則只對單元映射和公因子提取進(jìn)行介紹。

4.1單元映射

對單元映射來講，其是在對電路進(jìn)行設(shè)計的時候，從門級網(wǎng)表到邏輯單元的布局布線進(jìn)行實現(xiàn)。在實現(xiàn)中，選擇基于圖模式匹配的映射單元或者映射算法，有利于很好的降低電子設(shè)備的功耗。通常映射單元來講，如果采用手工輸入的方式，對電路進(jìn)行門級綜合時，可以選擇具有低功耗的單元庫來降低其功耗；也可通過采用較小負(fù)載的漏記單元對內(nèi)部活動性較高的節(jié)點進(jìn)行控制，從而達(dá)到降低整體功耗的目的。

4.2公因子提取

在該方法中，公因子提取是比較常用的方法。通過該方法可有效的簡化電路的邏輯網(wǎng)絡(luò)，并減小電路的翻轉(zhuǎn)問題，提到電路的穩(wěn)定性，同時達(dá)到降低功耗的目的。在電路的設(shè)計中，采用不同的邏輯結(jié)構(gòu)可實現(xiàn)同樣的邏輯功能，但是對不同的邏輯結(jié)構(gòu)來向，高翻轉(zhuǎn)率的信號越靠近輸出端，其經(jīng)過的器件越少，信號的負(fù)載也就越少，損失的功耗也就越低，電路也就更加穩(wěn)定。如傳統(tǒng)的函數(shù)F:

如果其中a、b的信號翻轉(zhuǎn)高，則可提取公因子，從而最終達(dá)到讓信號a、b靠近輸出端，達(dá)到盡可能經(jīng)過更少的器件，其簡化的函數(shù)則變?yōu)椋鹤詈笸ㄟ^不同的邏輯關(guān)系，實現(xiàn)信號的通過與門。

5　系統(tǒng)功耗優(yōu)化

在系統(tǒng)級的功耗設(shè)計中主要包括以下幾點方法：

第一，合理對軟硬件進(jìn)行劃分。對系統(tǒng)設(shè)計來講，軟硬件是從抽象的角度對系統(tǒng)進(jìn)行設(shè)計，從而實現(xiàn)了電路不同的邏輯功能集合。在該優(yōu)化中，可以包括對系統(tǒng)任務(wù)的描述、軟硬件的綜合協(xié)同和仿真等，從而綜合設(shè)計選擇低功耗的方案。

第二，功耗管理。在該部分的設(shè)計中，主要是對電路的工作模式進(jìn)行設(shè)計，將電路中的閑置功能掛起，減少對整個電路能耗的浪費(fèi)，達(dá)到降低功耗的目的。由此可以將其分為動態(tài)和靜態(tài)的管理，其中動態(tài)是借助其中的調(diào)度系統(tǒng)，從而使得不工作的或者沒有操作的功能直接進(jìn)入到休眠的狀態(tài)，當(dāng)休眠結(jié)束之后，在喚醒其功能。而靜態(tài)功耗管理則是對整個系統(tǒng)的工作狀態(tài)進(jìn)行監(jiān)測，并對系統(tǒng)的待機(jī)模式功耗進(jìn)行管理。

第三，指令優(yōu)化。該部分主要是通過選擇合理的指令或指令長度等實現(xiàn)對指令速度的讀取，并降低信號的翻轉(zhuǎn)，最終實現(xiàn)低功耗。

6　結(jié)語

對系統(tǒng)的低功耗設(shè)計來講，還包含很多的方法，本文僅僅對其中的部分降低功耗的方法進(jìn)行探討，以此希望通過這些技術(shù)為功耗的降低提供系統(tǒng)性的方案。

參考文獻(xiàn)

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Low power design method for integrated circuits

Li Linhua
(Guizhou industry Career Technical College,Guiyang,Guizhou，550008)

Abstract：According to the demand of low power consumption of the integrated circuit,to current several commonly used low power design method and technology are discussed,including algorithm optimization, process optimization,layout optimization,gate level optimization,thus the inheritance circuit optimization to provide the reference.

Keywords：integrated circuit;low power consumption;method