馬純

【摘 要】雷達的數(shù)字下變頻功能主要是將天線接收到的中頻回波信號通過A/D變換后，進行數(shù)字下變頻處理，轉(zhuǎn)為兩路I/Q基帶數(shù)據(jù)。本文主要設計了一種基于FPGA的數(shù)字下變頻方法，通過對數(shù)字控制振蕩器（NCO）及低通濾波器（FIR）的設計及實現(xiàn)，完成了對于不同頻率本振信號的數(shù)字下變頻處理。結果表明，基于該方案設計的數(shù)字下變頻功能已在實際系統(tǒng)中得到應用。

【關鍵詞】數(shù)字下變頻（DDC）；FPGA；數(shù)字濾波器

【Abstract】The function of DDC is mainly to convert the signal received after A/D conversion by the antenna to Digital Down Convert（DDC）， finally into two I/Q baseband data. This paper mainly design a method about Digital Down Conversion based on FPGA， by designing the numerically controlled oscillator （NCO） and a low-pass filter （FIR）， to convert different frequency signal with DDC. The results showed that the conversion function has been used in the actual system.

【Key words】DDC（Digital Down Convert）； FPGA； FIR Filter

0 引言

軟件無線電是現(xiàn)今無線通信系統(tǒng)的關鍵技術，其核心思想是讓數(shù)字化處理功能盡量的靠近天線，從而將更多的處理通過數(shù)字的方式完成。[1]而數(shù)字下變頻是軟件無線電的關鍵部分，主要完成對信號的AD變換、混頻、濾波以及抽取等工作，包括數(shù)字混頻模塊和抽取濾波模塊。[2]另外，F(xiàn)PGA可編程、數(shù)字化、高速處理的特點使其在軟件無線電系統(tǒng)中發(fā)揮著重要的位置。

1 硬件總體設計

本設計中，在FPGA等主要硬件模塊支撐的基礎上完成了對信號A/D變換后的下變頻處理。硬件模塊主要包括A/D芯片、FPGA，其他還使用D/A變換器、時鐘芯片、電源芯片以及用于光纖傳輸并行收發(fā)一體的光模塊。時鐘芯片為AD提供采樣時鐘，電源芯片為FPGA、AD芯片供電。由于在本設計中，A/D芯片和FPGA是軟件設計的主體芯片，因此其他硬件部分不作重點描述。

本設計選用的FPGA是來自于Kintex 7系列的XC7K325T，作為AD變換后的中頻信號下變頻處理以及通信的端口，Kintex 7屬于XILINX公司FPGA的高端系列，其高速的數(shù)據(jù)傳輸速率也為本設計提供了核心硬件支撐。另外FPGA因其擁有豐富的邏輯單元以及連線資源，也適合用于細粒度和高并行度結構的FIR濾波器的實現(xiàn)。

模數(shù)轉(zhuǎn)換器選用了一片雙通道125MSPS、采樣位數(shù)為16Bit的JAD9268，采樣速率為40Mbsps，每個通道的兩路中頻信號經(jīng)過下變頻后轉(zhuǎn)化為四路I/Q數(shù)字信號。

2 軟件設計

在軟件設計中，主要設計思想如下：中頻模擬信號輸入進入A/D 芯片進行模數(shù)轉(zhuǎn)換得到數(shù)字信號， FPGA內(nèi)部對其解串對齊處理后，與NCO輸出的兩路正交信號相乘，完成混頻，下變頻后的信號通過FIR濾波器濾波，轉(zhuǎn)變?yōu)榈皖l的基帶信號。在整個設計中，設計的重要所在是數(shù)據(jù)的下變頻以及低通濾波。

本設計主要在Xilinx公司的集成開發(fā)環(huán)境ISE.10.1中用VHDL語言以及調(diào)用IP核實現(xiàn)FPGA對A/D芯片的控制以及混頻低通濾波處理?；祛l利用FPGA 內(nèi)部IP核的乘法器實現(xiàn)，軟件設計的主要工作在于數(shù)字控制振蕩器（NCO）的產(chǎn)生以及低通數(shù)字濾波器的設計和實現(xiàn)。數(shù)字控制振蕩器數(shù)據(jù)產(chǎn)生后通過存在ROM里與中頻信號通過乘法器混頻后得到下變頻后的信號，數(shù)字濾波器計算得到的數(shù)據(jù)也存入IP核FIR濾波器中，下變頻的信號經(jīng)過抽取后進入低通濾波后整形輸出基帶信號。

2.1 數(shù)字控制振蕩器（NCO）設計與實現(xiàn)

數(shù)控震蕩器（NCO）的作用是產(chǎn)生兩路正交序列信號與中頻信號混頻，其設計的好壞直接關系到數(shù)字下變頻的性能，目前NCO的設計有查表法，CORDIC算法，以及重采樣法，本文采用基于查找法的DDS進行設計，用一個ROM來記錄值，通過ISE平臺調(diào)用IP core的乘法器辦法將NCO與輸入信號進行混頻，該辦法快速，可操作性強。

2.2 FIR濾波器設計與實現(xiàn)

通常FIR濾波器的設計方法很多，主要有窗函數(shù)法、頻率采樣法和切比雪夫最佳一致逼近法等。其中凱塞窗是最有用且最優(yōu)的窗結構之一，對于給定的阻帶衰減，它提供了最小的主瓣寬度，也是平坦的過渡帶，就這點而言，它是最優(yōu)的。[3]由于FIR設計時其系數(shù)計算及其量化比較復雜，因此我們采用MATLAB軟件作為輔助設計，計算出FIR的系數(shù)。

根據(jù)凱塞窗的定義（式3），確定采樣頻率為40MHz，濾波器帶寬為5MHz，為可調(diào)參數(shù)，決定濾波器的帶內(nèi)波動，根據(jù)需要計算可得值為2。

wkk=jOβ1-2k-N2/N2j0β0（3）

根據(jù)計算得到的數(shù)據(jù)通過MATLAB的工具庫可直觀生成凱塞窗的頻譜特性曲線圖（如圖1所示），從圖中可看出，從0～5MHz的帶通衰減很小，即說明在這個范圍內(nèi)信號基本不受影響，滿足實際的需要。

3 系統(tǒng)整體仿真與實現(xiàn)

本設計實現(xiàn)的數(shù)字下變頻過程是在采樣頻率為40MHz，頻率為66MHz的信號通過AD芯片轉(zhuǎn)為數(shù)字信號后存入FPGA內(nèi)部，再與NCO產(chǎn)生的15MHz正余弦兩路信號混頻，混頻后得到I、Q兩路正交信號，相位相差90度。最后經(jīng)過5MHz的FIR低通濾波器后整形得到低頻的兩路正交信號，通過Xilinx公司ISE10.1開發(fā)環(huán)境下的在線調(diào)試軟件Chipscope觀察下變頻前后的信號。低通濾波后的結果如圖2（b）所示。

由圖2（a）可以看出，我們選擇其中一個AD通道作為觀察通道，圖2（a）為AD變換前的模擬信號，該通道進入下變頻濾波后對應為圖2（b）中的fir11、fir12兩路輸出正交信號，由圖中可看出，經(jīng)過濾波后每個系統(tǒng)采樣時鐘周期內(nèi)輸出一次數(shù)據(jù)。兩路輸出正交信號相位差90°。

4 結束語

本文主要研究了數(shù)字下變頻的原理以及利用FPGA進行數(shù)字下變頻和濾波的設計實現(xiàn)，實驗結果表明，基于該方案的下變頻濾波信號波形滿足要求，該設計已經(jīng)應用到實際工程項目中。

【參考文獻】

[1]李柳，彭蔓蔓.基于FPGA的數(shù)字下變頻設計[M].電子產(chǎn)品世界.2012.

[2]Tacky R.J.Upmal D W.Speakeasy.The Military Software Radio[J].IEEE Communications Magazine，2008，（5）：2-5.

[3]何賓.FPGA數(shù)字信號處理實現(xiàn)原理及方法[M].北京：清華大學出版社.2011：198.

[責任編輯：王偉平]