張 紅(上海交通大學(xué)微電子學(xué)院,上海 200240）

?

一種降低NAND FLASH VT向下偏移的方法

張 紅
(上海交通大學(xué)微電子學(xué)院,上海 200240）

摘 要：NAND FLASH某一產(chǎn)品在經(jīng)過(guò)高溫處理后backup rom中存放關(guān)鍵信息參數(shù)表和壞塊信息的word line X 出現(xiàn)VT向下偏移的現(xiàn)象，因此而導(dǎo)致的良率損失大約1%。經(jīng)過(guò)諸多實(shí)驗(yàn)分析，發(fā)現(xiàn)通過(guò)對(duì)backup rom的所有word lines進(jìn)行三次循環(huán)的SLC擦除和寫入,然后在word line X-1和word line X+1 相鄰word line上寫入All00數(shù)據(jù)后，可以降低word line X VT向下偏移的現(xiàn)象，從而滿足了測(cè)試規(guī)格需求，提升產(chǎn)品的良率。

關(guān)鍵詞：NAND FLASH；VT向下偏移；良率提升

0 引言

本公司某產(chǎn)品發(fā)現(xiàn)經(jīng)過(guò)高溫處理后，backup rom出現(xiàn)VT向下偏移的現(xiàn)象，本公司屬于封裝測(cè)試工廠，在測(cè)試和封裝過(guò)程中，都存在高溫處理的流程。該問題在晶圓級(jí)別測(cè)試中導(dǎo)致的良率損失約為1%，然而有的晶粒的VT向下偏移出現(xiàn)在封裝制程之后，一顆包含四顆晶粒或八顆晶粒封裝好的芯片，因?yàn)槠渲幸活w晶粒出現(xiàn)VT向下偏移而導(dǎo)致整個(gè)芯片被判斷為失效，浪費(fèi)了其它好的晶粒，增加了生產(chǎn)成本，于是解決該產(chǎn)品的VT向下偏移問題成了刻不容緩的課題。同時(shí)也將該問題反饋給晶圓制造廠，物理失效分析發(fā)現(xiàn)有VT向下偏移的問題晶圓，Na+沾污高是首要的原因，還有其它方面的原因還在調(diào)查中。為了減少Na+沾污的問題，晶圓制造廠改善制程，在干性蝕刻的清洗步驟之后先跑幾片無(wú)用的晶圓，再跑正常的晶圓，但依據(jù)測(cè)試的結(jié)果來(lái)看，這種制程改善對(duì)于VT向下偏移的問題解決很有限，依然有VT向下偏移的問題晶圓出現(xiàn)。所以現(xiàn)在只能從測(cè)試方面去思考如何徹底解決該問題。

1 失效機(jī)理假設(shè)

對(duì)于backup rom在高溫處理后出現(xiàn)VT向下偏移的電子的泄露路徑做了以下三點(diǎn)假設(shè)[1,2]：

電子從浮柵極FG向控制柵極GC泄露。這種泄露的可能性比較低，因?yàn)樵诟艠OFG和控制柵極GC間有一層絕緣層ONO，即使電子從浮柵極中泄露出來(lái)，進(jìn)入到ONO層也會(huì)被氮化物所捕獲，進(jìn)而電子依然停留在有源區(qū)AA和控制柵極GC之間，這樣仍舊可以保證正常的VT狀態(tài)。

電子從浮柵極FG向有源區(qū)AA泄露。這種泄露的可能性是有的，從晶圓制造廠的物理失效分析結(jié)果來(lái)看，VT向下偏移的晶圓Na+沾污高，如果Na+進(jìn)入硅襯底，在讀取過(guò)程中，襯底和控制柵極之間存在正向電勢(shì)差，可以將浮柵極FG中的電子吸引過(guò)來(lái)，導(dǎo)致電子泄露VT出現(xiàn)向下偏移。

電子從浮柵極FG向浮柵極FG泄露，這種情況有兩種方向，一種是相鄰兩根wordline和wordline之間的FGFG間泄露，還有一種是同一wordline上相鄰兩根bitline之間的FGFG泄露。第一種可能性大一些，因?yàn)閎ackup rom中是每隔N根wordline才寫入所需要備份的數(shù)據(jù)，那么在我們需要的wordline X旁邊的wordline X-1和X+1是沒有數(shù)據(jù)的，這樣就在X和X-1/X+1之間形成了電勢(shì)差，由于耦合效應(yīng)，可能導(dǎo)致電子在X和X-1/X+1之間產(chǎn)生泄漏，從而出現(xiàn)VT向下偏移。

以上三種情況目前還只是建立在推理假設(shè)上，晶圓制造廠還沒有找出最終的根本原因來(lái)解釋失效機(jī)理，現(xiàn)在要面對(duì)的問題是如何通過(guò)這些假設(shè)情況用測(cè)試方法來(lái)消除這個(gè)問題。

2 解決方案

經(jīng)過(guò)測(cè)試數(shù)據(jù)分析，發(fā)現(xiàn)VT向下偏移只出現(xiàn)在backup rom中，而主區(qū)域里面不存在這個(gè)問題，區(qū)別是主區(qū)域在此測(cè)試之前有多次的擦除和寫入動(dòng)作，這個(gè)發(fā)現(xiàn)給了我們啟示。綜合以上假設(shè)和啟示，應(yīng)用到實(shí)驗(yàn)中數(shù)據(jù)得出，通過(guò)以下方法可以大大緩解word line X VT向下偏移的現(xiàn)象，從而滿足了測(cè)試規(guī)格需求。實(shí)驗(yàn)流程如下：

（1）查看backup rom的word line X VT分布；

（2）3次高溫流程處理后再查看word line X VT分布；

（3）對(duì)backup rom的所有word lines進(jìn)行三次循環(huán)的SLC擦除和寫入，再查看word line X VT分布；

（4）擦除backup rom再對(duì)word line X-1和word line X+1寫入All00數(shù)據(jù)，然后對(duì)word line X寫入本該需要的參數(shù)表和壞塊信息的數(shù)據(jù)，再查看word line X VT分布；

（5）3次高溫流程處理后查看word line X VT分布；（6）小時(shí)175C烘烤后查看word line X VT分布。

結(jié)果顯示這樣降低了word line X VT向下偏移的現(xiàn)象，滿足測(cè)試規(guī)格需求，如圖1所示。同時(shí)不會(huì)大幅度增加測(cè)試時(shí)間，三次擦寫時(shí)間為4秒，相鄰word line寫入只需要1秒。然而出現(xiàn)了一個(gè)新問題，寫入串?dāng)_，圖1中VT分布左邊出現(xiàn)了一個(gè)小波峰，這是由于word line X-1和word line X+1寫入條件不合適引起的，接下來(lái)只要通過(guò)試驗(yàn)驗(yàn)證來(lái)確認(rèn)新的寫入條件，消除word line之間的寫入串?dāng)_，這個(gè)方案就可以用到實(shí)際測(cè)試中了。

3 結(jié)論

很多時(shí)候產(chǎn)品出現(xiàn)問題，晶圓制造廠查找根本原因速度慢、難度大，即使找出了問題所在，要改善制程也是個(gè)非常耗時(shí)的過(guò)程。這就急切需要我們從測(cè)試的角度消除缺陷，在保證測(cè)試覆蓋率的情況下滿足客戶的需求。本文就是在晶圓制造廠還沒有找到根本原因的情況下，通過(guò)改善測(cè)試方法解決VT向下偏移的良率損失，并且不影響產(chǎn)品的生產(chǎn)效率，為公司更早的贏得更多利潤(rùn)。

參考文獻(xiàn)：

[1]王蔚,田麗,任明遠(yuǎn).集成電路制造技術(shù)：原理與工藝[M].電子工業(yè)出版社,2013(07).

[2]Donald A.Neamen著.半導(dǎo)體物理與器件[M].電子工業(yè)出版社,2011(11).

DOI:10.16640/j.cnki.37-1222/t.2016.02.238