趙勇 高彥杰

【摘要】對IEEE 1588精確時(shí)鐘同步協(xié)議進(jìn)行了深入地研究，建立了一個(gè)相對完整的時(shí)鐘同步仿真平臺，并與IEEE1588硬件系統(tǒng)的同步結(jié)果比較，表明該仿真平臺能夠比較準(zhǔn)確地反映實(shí)際硬件同步系統(tǒng)所取得的時(shí)間同步精度，為進(jìn)一步研究同步精度及收斂時(shí)間提供了一個(gè)簡單有效的仿真工具。

【關(guān)鍵詞】 晶振漂移 IEEE 1588 精確時(shí)鐘同步

引言

如今工業(yè)控制系統(tǒng)應(yīng)用越來越多，系統(tǒng)規(guī)模越來越大，對于各個(gè)子系統(tǒng)間的時(shí)間同步精度要求也越來越高。因此高精度的時(shí)間同步實(shí)現(xiàn)方案成為一大需求。IEEE 1588協(xié)議因其能達(dá)到微秒級的同步精度而得到越來越廣泛的應(yīng)用。從IEEE 1588協(xié)議提出至今，關(guān)于其的研究已有很多，但大都以硬件平臺為主，軟件平臺較少，且一般都是針對協(xié)議某一方面的研究，例如Zdenek Chaloupka[1]提出了一種基于時(shí)鐘的IEEE 1588協(xié)議仿真模型，它僅局限于協(xié)議中報(bào)文時(shí)間戳產(chǎn)生部分。

本文對文獻(xiàn)[1]的工作進(jìn)行了擴(kuò)展和完善，建立了一個(gè)完整的IEEE 1588時(shí)間同步仿真平臺，它完整地反映了協(xié)議的同步工作過程，并且將仿真得到的同步精度與硬件平臺的結(jié)果做了對比，驗(yàn)證了仿真平臺的有效性。

一、同步系統(tǒng)分析與建模

基于IEEE 1588協(xié)議的時(shí)鐘同步系統(tǒng)模型如圖1所示，整個(gè)同步系統(tǒng)分為三個(gè)主要模塊：主從時(shí)鐘晶振模塊、IEEE 1588協(xié)議模塊、從時(shí)鐘伺服控制模塊。首先由主從時(shí)鐘晶振模塊產(chǎn)生相應(yīng)的主從時(shí)鐘頻率；其次IEEE 1588協(xié)議模塊根據(jù)主從時(shí)鐘頻率和協(xié)議得到主從時(shí)鐘消息交換的四個(gè)時(shí)間戳；最后從時(shí)鐘伺服控制模塊通過利用時(shí)間戳計(jì)算出主從時(shí)鐘偏移，調(diào)整從時(shí)鐘時(shí)間完成與主時(shí)鐘的同步。

1.1主從時(shí)鐘晶振模塊

本文采用了公認(rèn)的冪率譜晶振模型[2]。對于一個(gè)晶振頻率源，設(shè)標(biāo)稱頻率為f0，瞬時(shí)頻率為f，定義瞬時(shí)相對頻率偏差（晶振噪聲）為 y （t）：y（t）=（f-f0）/f0，在冪率譜晶振模型中，y（t）的功率譜密度可表示為，

1.2 IEEE 1588協(xié)議模塊

IEEE 1588協(xié)議框圖如圖3所示。需要注意，該模塊有三個(gè)時(shí)間參考：主時(shí)鐘晶振頻率，從時(shí)鐘晶振頻率和理想時(shí)鐘頻率，主時(shí)鐘以Tpck為周期發(fā)送同步報(bào)文，Tpck是以主時(shí)鐘頻率（fM）為參考的量，相對應(yīng)的以時(shí)鐘頻率（fS）為參考時(shí)間量為Δs[n]，和以理想頻率（fR）量為Δs[n]。它們的關(guān)系如下：

Ψ[n]表示理想時(shí)間量。vM，S[n] 表示經(jīng)換算得到的相應(yīng)主從時(shí)間量。IEEE 1588協(xié)議主從時(shí)鐘模型如圖4所示。

1.3從時(shí)鐘伺服控制模塊

從時(shí)鐘伺服控制系統(tǒng)對協(xié)議模塊中的四個(gè)時(shí)間戳進(jìn)行計(jì)

算得到主從時(shí)鐘延遲：dm2s=T1-T2；從主時(shí)鐘延遲：ds2m=T3-T4；假設(shè)傳播延遲對稱，得到從時(shí)鐘偏移量：

將從時(shí)鐘偏移量doffset通過PI控制器后對從時(shí)鐘進(jìn)行調(diào)整，使其達(dá)到與主時(shí)鐘同步。

二、仿真平臺驗(yàn)證

為了檢驗(yàn)仿真平臺的有效性，將仿真結(jié)果與現(xiàn)有公開文獻(xiàn)[3]相比較。其是基于硬件的IEEE 1588時(shí)間與頻率同步系統(tǒng)，其主要參數(shù)設(shè)置如下：主從時(shí)鐘晶振為50 MHZ，±50 ppm的晶振；同步周期：125 ms。圖5為收斂后（時(shí)間>1000 s）從時(shí)鐘誤差曲線doffset及其分布圖。從圖中得出從時(shí)鐘最終同步誤差值約為±20 ns，參考文獻(xiàn)[3]中的同步精度約為±33 ns。

通過上面的驗(yàn)證對比，本軟件仿真平臺能夠比較精確地反映實(shí)際硬件同步精度。

三、總結(jié)與展望

本文提出了一個(gè)相對完整的IEEE 1588時(shí)鐘同步仿真平臺，并將其與硬件的同步系統(tǒng)進(jìn)行對比驗(yàn)證，結(jié)果表明本仿真平臺能夠比較精確地反映實(shí)際硬件系統(tǒng)所能夠達(dá)到的同步精度，為進(jìn)一步研究同步精度及收斂時(shí)間提供了一個(gè)簡單有效的仿真工具。

參 考 文 獻(xiàn)

[1] Zdenek Chaloupka， Nayef Alsindi， James Aweya. Efficient and Precise Simulation Model of Synchronization Clocks in Packet Networks[J]. CAMAD，2013：79-83.

[2]尚紅娟. 時(shí)間頻率同步的優(yōu)化控制方法研究[D]. 西安：西安科技大學(xué)，2010.

[3] Sven Meier， Hans Weibel， Karl Weber. IEEE 1588 Syntonization and Synchronization Functions Completely Realized in Hardware[J]. ISPCS，2008.