摘 要：文章基于FPGA設(shè)計(jì)了一款數(shù)字鐘，采用VHDL語言進(jìn)行設(shè)計(jì)。系統(tǒng)包括分頻功能、計(jì)時功能、顯示譯碼功能和整點(diǎn)報(bào)時功能，并通過QuartusⅡ軟件進(jìn)行了仿真驗(yàn)證，經(jīng)測試，仿真結(jié)果完全符合設(shè)計(jì)要求。系統(tǒng)具有穩(wěn)定性好，便于修改和移植等優(yōu)點(diǎn)。

關(guān)鍵詞：數(shù)字鐘系統(tǒng)；FPGA；QuartusⅡ

引言

數(shù)字鐘是我們生產(chǎn)和生活中不可或缺的計(jì)時工具，被廣泛的應(yīng)用。傳統(tǒng)的數(shù)字鐘系統(tǒng)，大多是用數(shù)字電路芯片或單片機(jī)來實(shí)現(xiàn)，具有硬件電路復(fù)雜、擴(kuò)展性能差、不方便移植等缺點(diǎn)，因此，不利于系統(tǒng)的更新。

采用FPGA芯片對數(shù)字鐘系統(tǒng)進(jìn)行設(shè)計(jì)，充分利用FPGA的軟件可編程性，設(shè)計(jì)方法靈活不受硬件限制，縮短研發(fā)周期，利于產(chǎn)品升級。文章就是研究FPGA設(shè)計(jì)數(shù)字鐘系統(tǒng)。

1 數(shù)字鐘系統(tǒng)的整體設(shè)計(jì)

文章設(shè)計(jì)的數(shù)字鐘，主要包括7個子模塊：秒計(jì)時模塊、分計(jì)時模塊、時計(jì)時模塊、星期計(jì)時模塊、分頻模塊、譯碼顯示模塊和整點(diǎn)報(bào)時模塊。系統(tǒng)有兩個輸入：復(fù)位輸入和高頻時鐘信號輸入。復(fù)位端是用來對整個系統(tǒng)進(jìn)行清零復(fù)位的，其控制著系統(tǒng)的7個模塊的復(fù)位端。高頻時鐘信號輸入先送入分頻器進(jìn)行分頻，得到1Hz信號。分、秒、時、星期的當(dāng)前值均送到譯碼顯示模塊進(jìn)行譯碼，用于共陽數(shù)碼管的顯示。同時，將分計(jì)時模塊計(jì)時值送到整點(diǎn)報(bào)時模塊，當(dāng)分為“00”時，進(jìn)行整點(diǎn)報(bào)時。系統(tǒng)整體設(shè)計(jì)框圖如圖1所示。

2 計(jì)時功能部分的設(shè)計(jì)

計(jì)時功能部分主要包括四個模塊，分別是秒計(jì)時模塊、分計(jì)時模塊、時計(jì)時模塊、星期計(jì)時模塊。

秒計(jì)時模塊（miaojishi）是一個60進(jìn)制的計(jì)數(shù)器。模塊包括兩個輸入，reset復(fù)位端和clks時鐘輸入端，當(dāng)reset為低電平時對計(jì)數(shù)值進(jìn)行清零，clks每來一個上升沿計(jì)數(shù)值加一。模塊有三個輸出，miao1是秒計(jì)時值的個位，miao2是秒計(jì)時值的十位，enmiao是秒計(jì)時的進(jìn)位端，當(dāng)計(jì)數(shù)到59時輸出高電平。

分計(jì)時模塊（fenjishi）也是一個60進(jìn)制的計(jì)數(shù)器。模塊有兩個輸入分別為reset復(fù)位端和clkm時鐘輸入端。當(dāng)reset為低電平時對計(jì)數(shù)值進(jìn)行清零，clkm每來一個上升沿計(jì)數(shù)值加一。三個輸出，fen1是分計(jì)時值的個位，fen2是分計(jì)時值的十位，enfen是分計(jì)時的進(jìn)位端，當(dāng)計(jì)數(shù)到59時輸出高電平。

時計(jì)時模塊（shijishi）是24進(jìn)制的計(jì)數(shù)器。模塊有兩個輸入分別為reset復(fù)位端和clkh時鐘輸入端。當(dāng)reset為低電平時對計(jì)數(shù)值進(jìn)行清零，clkh每來一個上升沿計(jì)數(shù)值加一。三個輸出，shi1是時計(jì)時值的個位，shi2是時計(jì)時值的十位，enshi是時計(jì)時的進(jìn)位端，當(dāng)計(jì)數(shù)到23時輸出高電平。

星期計(jì)時模塊（xingqishi）是7進(jìn)制的計(jì)數(shù)器。模塊有兩個輸入分別為reset復(fù)位端和clkd時鐘輸入端。當(dāng)reset為低電平時對計(jì)數(shù)值進(jìn)行清零，clkd每來一個上升沿計(jì)數(shù)值加一。輸出day為星期計(jì)數(shù)值。

3 分頻模塊設(shè)計(jì)

分頻模塊（fenpin1）的主要作用是將高頻輸入信號clk，比如1MHz，進(jìn)行1000000分頻，得到輸出q為1Hz，為計(jì)時功能部分提供基準(zhǔn)時鐘信號。

4 譯碼顯示模塊設(shè)計(jì)

譯碼顯示模塊（decode））的主要功能是將計(jì)時功能部分的秒（miao1，miao2）、分（fen1，fen2）、時（shi1，shi2）、星期（day）的計(jì)數(shù)值進(jìn)行譯碼，以便送至共陽數(shù)碼管進(jìn)行顯示。輸出m1為miao1的段碼，m2為miao2的段碼，f1為fen1的段碼，f2為fen2的段碼，s1為shi1的段碼，s2為shi2的段碼，d為day的段碼。

5 整點(diǎn)報(bào)時模塊設(shè)計(jì)

整點(diǎn)報(bào)時模塊（alert1）的主要作用是當(dāng)計(jì)時為整點(diǎn)時，輸出高電平，控制揚(yáng)聲器發(fā)聲，以提示用戶整點(diǎn)時間到。其輸入reset為復(fù)位信號，低電平清零。輸入fen1、fen2來自分計(jì)時模塊，當(dāng)fen1、fen2均為0時，輸出alarm輸出高電平，進(jìn)行報(bào)時。

6 數(shù)字鐘系統(tǒng)原理圖及仿真

將7個模塊按照輸入輸出關(guān)系連接，數(shù)字計(jì)時系統(tǒng)原理圖如圖1所示。clk為高頻輸入時鐘信號，reset為系統(tǒng)復(fù)位信號。分頻器輸出信號送至秒計(jì)時模塊clks端，enmiao連接分計(jì)時模塊clkm，enfen連接時計(jì)時模塊clkh，enshi連接星期計(jì)時模塊clkd。miao1、miao2、fen1、fen2、shi1、shi2、day送至譯碼器，進(jìn)行譯碼輸出。fen1、fen2同時送至整點(diǎn)報(bào)時模塊，當(dāng)“00”時進(jìn)行，報(bào)時輸出。

數(shù)字鐘系統(tǒng)QuartusII仿真圖分別如圖3所示。從圖中可以看到，m1、m2、f1、f2、s1、s2、d為計(jì)時的譯碼輸出。當(dāng)f1、f2譯碼值均為40時，即計(jì)數(shù)值為“00”時alarm輸出高電平報(bào)時，仿真符合設(shè)計(jì)要求。

7 結(jié)束語

文章基于FPGA設(shè)計(jì)了一款數(shù)字鐘，數(shù)字鐘具有計(jì)時、顯示、報(bào)時等功能。設(shè)計(jì)采用VHDL語言進(jìn)行編程，層次化的設(shè)計(jì)方法，底層設(shè)計(jì)了7個模塊，頂層采用原理圖設(shè)計(jì)。并通過QuartusⅡ軟件進(jìn)行了仿真驗(yàn)證，經(jīng)測試，仿真結(jié)果滿足設(shè)計(jì)要求。

參考文獻(xiàn)

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作者簡介：張慧（1982-），女，籍貫：江蘇鹽城，鹽城工業(yè)職業(yè)技術(shù)學(xué)院，講師，碩士，主要從事電子專業(yè)教學(xué)，研究方向?yàn)橐苿油ㄐ?、FPGA/CPLD應(yīng)用。