董　勇,瑚　琦,高鵬飛

(上海理工大學(xué) 光電信息與計(jì)算機(jī)工程學(xué)院,上?！?00093)

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基于CPLD的線陣CCD信號采集系統(tǒng)設(shè)計(jì)

董勇,瑚琦,高鵬飛

(上海理工大學(xué) 光電信息與計(jì)算機(jī)工程學(xué)院,上海200093)

摘要文中基于復(fù)雜可編程邏輯器件設(shè)計(jì)一款高分辨率的線陣CCD信號采集系統(tǒng)。利用Verilog硬件描述語言進(jìn)行了CPLD控制模塊以及邏輯單元的程序設(shè)計(jì),由圖像專用A/D芯片中的相關(guān)雙采樣等特殊功能,實(shí)現(xiàn)了對CCD輸出信號的噪聲處理和模數(shù)轉(zhuǎn)換,通過USB2.0接口實(shí)現(xiàn)了計(jì)算機(jī)終端采集和控制指令的實(shí)時(shí)傳輸。采用CPLD的設(shè)計(jì)方法具有驅(qū)動(dòng)時(shí)序精確、采樣速率快、抗干擾性強(qiáng)和輸出信號穩(wěn)定等特點(diǎn)。仿真結(jié)果證明,系統(tǒng)總體性能較好,上位機(jī)能正確顯示采集到的CCD數(shù)據(jù),噪聲在允許的范圍內(nèi),在不同的工作環(huán)境下,系統(tǒng)性能穩(wěn)定。

關(guān)鍵詞線陣CCD;復(fù)雜可編程邏輯器件;Verilog HDL

Design of Linear CCD Signal Acquisition System Based on CPLD

DONG Yong,HU Qi,GAO Pengfei

(School of Optical-Electrical and Computer Engineering,University of Shanghai for Science and Technology,Shanghai 20093,China)

AbstractA high resolution linear array CCD signal acquisition system based on complex programmable logic device is designed in this paper.The Verilog hardware description language is employed in the CPLD control module and the logic unit of the program design.The special features of the A/D chip in the CCD are used to realize output signal processing and analog digital conversion.Real-time transmission is achieved through the USB2.0 interface.The design method of CPLD has the characteristics of high accuracy,fast sampling rate,strong anti-interference and stable output signal.The simulation results show that the overall performance of the system is good stable under different working conditions with noise within the range of the system and correct display of the CCD data by the computer.

Keywordslinear CCD;complex programmable logic device;Verilog HDL

電荷耦合器件(Charge-Coupled Device,CCD),又稱圖像傳感器,廣泛應(yīng)用在天文觀察、衛(wèi)星成像、醫(yī)學(xué)攝像等領(lǐng)域[1]。在實(shí)際應(yīng)用中,線陣CCD驅(qū)動(dòng)信號一般為復(fù)雜的周期信號,導(dǎo)致其驅(qū)動(dòng)電路復(fù)雜多樣,易受外界干擾,工作不穩(wěn)定。CCD成像電路的設(shè)計(jì)重點(diǎn)在于對CCD輸出的模擬信號進(jìn)行放大、相關(guān)雙采樣、A/D轉(zhuǎn)換等,轉(zhuǎn)換為數(shù)字信號后再進(jìn)行處理[2]。高速線陣CCD采集系統(tǒng),設(shè)計(jì)難度大、電路實(shí)現(xiàn)復(fù)雜,采用CPLD(Complex Programmable Logic Device)可解決這一難題,應(yīng)用Verilog HDL語言進(jìn)行邏輯功能模塊的設(shè)計(jì),以產(chǎn)生CCD的驅(qū)動(dòng)時(shí)序、A/D轉(zhuǎn)換的時(shí)序以及采集的數(shù)據(jù)存儲(chǔ)與傳輸?shù)目刂菩盘朳2]。該設(shè)計(jì)發(fā)揮了CPLD高速并行且“可編程”的特點(diǎn),簡化了硬件設(shè)計(jì)上的難度,能實(shí)現(xiàn)CCD的高速采集,成本大幅降低[3]。

1總體設(shè)計(jì)

本系統(tǒng)采用外接DC 19 V電源供電,再通過DC/DC電壓轉(zhuǎn)換芯片轉(zhuǎn)換到各模塊所需的電壓。使用自然光作為線陣CCD的光源,通過CCD信號處理及A/D轉(zhuǎn)換電路,將CCD的RGB三通道的數(shù)據(jù)通過USB2.0接口實(shí)時(shí)傳至PC上位機(jī),以Altera CPLD為控制核心,系統(tǒng)框圖如圖1所示。

圖1　CCD采集系統(tǒng)框圖

2硬件設(shè)計(jì)

2.1CCD驅(qū)動(dòng)電路設(shè)計(jì)

線陣CCD生產(chǎn)廠家眾多,例如SONY、Toshiba、Kodak、DALSA等。不同廠家的CCD工作原理與驅(qū)動(dòng)時(shí)序大致相同,因此在設(shè)計(jì)上有一定的通用性。綜合考慮光譜響應(yīng)度、性能、價(jià)格等方面因素,設(shè)計(jì)采用Kodak的RGB三色線陣CCD KLI14403作為感光元件,該元件具有高靈敏度、低暗電流的特點(diǎn)[4],主要特性參數(shù)如表1所示。

表1　CCD主要特征參數(shù)

KLI14403是一個(gè)三通道單邊輸出二相驅(qū)動(dòng)的線陣CCD器件,對于RGB中的任何一個(gè)通道而言,光敏元直接與一個(gè)移位寄存器相連接,在時(shí)鐘信號的驅(qū)動(dòng)下,像元逐個(gè)移位輸出。常用的線陣CCD驅(qū)動(dòng)方案有兩種,即采用單片機(jī)驅(qū)動(dòng),或采用PLD驅(qū)動(dòng),單片機(jī)驅(qū)動(dòng)電路編程靈活,調(diào)試簡單,但驅(qū)動(dòng)速度慢、效率低。而采用PLD器件,由于其高速并行的特性,能靈活實(shí)現(xiàn)CCD的驅(qū)動(dòng),并且能實(shí)現(xiàn)高速采樣、存儲(chǔ)、通信。本系統(tǒng)采用Altera MAX II 系列的EPM1270T144C5芯片[5]。

參照KLI14403的數(shù)據(jù)手冊,通過RTL網(wǎng)表設(shè)計(jì),實(shí)現(xiàn)了KLI14403的驅(qū)動(dòng)時(shí)序,其Modelsim仿真圖如圖2所示[6]。h1a和h1b信號是CCD的相時(shí)鐘1信號,h2a和h2b信號是CCD的相時(shí)鐘2信號,兩個(gè)相時(shí)鐘的相位相差180°,時(shí)鐘頻率為500 kHz。tg_sig控制CCD的積分時(shí)間,通過改變tg_sig信號的周期可改變CCD的積分時(shí)間[7]。

圖2　KLI14403驅(qū)動(dòng)時(shí)序仿真圖

2.2ADC電路設(shè)計(jì)

在CCD輸出的模擬信號中,電荷包在溝道轉(zhuǎn)移和復(fù)位過程中均會(huì)引入噪聲。如圖所示,CCD輸出信號的每個(gè)像素周期都分為復(fù)位電平、參考電平和視頻信號電平3部分,每部分均包含有噪聲,實(shí)踐證明,采用相關(guān)雙采樣(Correlated Double Sample,CDS)技術(shù)來抑制噪聲是最有效的手段。目前采用雙采樣A/D器件AD9826集成了相關(guān)雙采樣電路,可配置增益放大電路等,完成對CCD信號的模數(shù)處理等功能[8]。

AD9826可配置成6種不同的操作模式,設(shè)計(jì)采用3-channel CDS模式。AD9826同時(shí)采樣RGB三通道的輸入電壓,即CCD的RGB三通道的輸出電壓。每個(gè)相關(guān)雙采樣的采樣點(diǎn)分別由CDSCLK1和CDSCLK2時(shí)鐘控制,頻率為1 MHz,CDSCLK1時(shí)鐘的下降沿采樣CCD輸出的參考電平,CDSCLK2時(shí)鐘的下降沿采樣CCD輸出的信號電平,每個(gè)CDS放大器輸出CCD復(fù)位電平和信號電平的差值。ADCCLK控制A/D轉(zhuǎn)換后數(shù)據(jù)的輸出,頻率為3 MHz,ADCCLK的上升沿和下降沿分別輸出RGB三通道的高8位和低8位數(shù)據(jù),其Modelsim仿真圖如圖3所示。

圖3A/D時(shí)序仿真圖

2.3USB2.0通信接口的實(shí)現(xiàn)

在完成CCD的圖像采集系統(tǒng)之后,需將采集到的數(shù)據(jù)信息實(shí)時(shí)傳輸至上位機(jī)以便上位機(jī)進(jìn)行圖像處理。其次,通過上位機(jī)發(fā)送指令實(shí)現(xiàn)CCD的采集控制。在此采用了Cypress公司的USB2.0控制器CY7C68013來實(shí)現(xiàn)數(shù)據(jù)通信[9]。CY7C68013基于Cypress公司的EZ-USB FX2架構(gòu),其內(nèi)部集成了1個(gè)USB2.0數(shù)據(jù)收發(fā)器、1個(gè)增強(qiáng)型的8051、1個(gè)智能USB串行接口引擎等。USB2.0支持3種速率:低速1.5 Mbit/s,全速12 Mbit/s和高速480 Mbit/s。本設(shè)計(jì)中采用Slave FIFO從機(jī)方式實(shí)現(xiàn)CPLD對FX控制并采用高速模式[10]。當(dāng)CCD一幀數(shù)據(jù)采集完成后,則將采集數(shù)據(jù)寫入U(xiǎn)SB的FIFO中,上位機(jī)接收FIFO中的數(shù)據(jù),然后通過一些算法對信號進(jìn)行處理,軟件編寫不做過多闡述。

3實(shí)驗(yàn)結(jié)果與分析

為驗(yàn)證設(shè)計(jì)方案的正確性,將CCD的RGB三通道輸出的模擬信號和上位機(jī)顯示的波形(從上至下分別是R、G、B通道信號)進(jìn)行對比。圖4是實(shí)驗(yàn)1的信號波形對比圖,CCD的中間部位沒有光照射,其余部位用同等強(qiáng)度的光照射。根據(jù)相關(guān)雙采樣的原理,CCD的輸出模擬信號的中間部位出現(xiàn)一個(gè)“凸”字形的波形,因此處的光照較弱,參考電平和信號電平幾乎相同,兩者的差值基本為零,因而上位機(jī)顯示的波形中間會(huì)顯示一個(gè)“凹”字形的波形。圖5是實(shí)驗(yàn)2的信號波形對比圖,對整個(gè)CCD采用相同強(qiáng)度的光照射,以R通道為例,參考電平和信號電平的差值電壓近似為0.75 V,通過16位的A/D轉(zhuǎn)換后的數(shù)值應(yīng)為24 576,上位機(jī)顯示的R通道的數(shù)字信號值近似為24 500,兩者誤差不足1%,因此該方案具有一定的可行性且精度較高。

圖4　實(shí)驗(yàn)1的信號波形對比圖

圖5　實(shí)驗(yàn)2的信號波形對比圖

4結(jié)束語

系統(tǒng)總體性能較好,上位機(jī)能正確顯示采集到的CCD數(shù)據(jù),噪聲在允許的范圍內(nèi),在不同的工作環(huán)境

下,系統(tǒng)性能穩(wěn)定。這得益于CPLD的高速并行處理能力,從而能成功實(shí)現(xiàn)數(shù)據(jù)的高速采集。最終通過USB2.0接口實(shí)現(xiàn)數(shù)據(jù)的高速傳輸,保證了通信速度的要求。同時(shí),本設(shè)計(jì)具有一定的通用性,只需在程序上稍作改動(dòng)便可適用于其他多款型號的CCD,有一定的科研價(jià)值。

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中圖分類號TN911.73

文獻(xiàn)標(biāo)識碼A

文章編號1007-7820(2016)03-154-03

doi:10.16180/j.cnki.issn1007-7820.2016.03.040

作者簡介:董勇(1991—),男,碩士研究生。研究方向:光電檢測,嵌入式應(yīng)用等。

收稿日期:2015- 07- 30