曲　明，高　欣，王鑫華

(1.中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊050081；

2.中國(guó)人民解放軍63916部隊(duì)，北京 100089)

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高速時(shí)鐘驅(qū)動(dòng)電路的優(yōu)化設(shè)計(jì)

曲明1，高欣2，王鑫華1

(1.中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊050081；

2.中國(guó)人民解放軍63916部隊(duì)，北京 100089)

摘要：隨著系統(tǒng)電路工作頻率的不斷提高，在應(yīng)用中對(duì)系統(tǒng)互連和電路間的時(shí)鐘傳輸提出了更高的要求。提出了一款基于LVDS(低壓差分信號(hào))接口的時(shí)鐘分路驅(qū)動(dòng)電路，該電路可輸出四路時(shí)鐘信號(hào)，工作頻率在2 GHz以下，電路采用了0.13μm CMOS工藝，電源電壓為3.3 V，內(nèi)部集成了LDO電路。主要闡述了如何通過內(nèi)部預(yù)加重電路，共模電壓穩(wěn)定電路，占空比調(diào)整電路等模塊來(lái)優(yōu)化電路的性能，并配合仿真進(jìn)行了相關(guān)的分析。

關(guān)鍵詞：LVDS；預(yù)加重電路；占空比調(diào)整；共模電壓穩(wěn)定

0引言

目前,CMOS工藝技術(shù)已經(jīng)使芯片內(nèi)的時(shí)鐘頻率和微處理器的速度達(dá)到了上GHz，然而由于受到電路以及傳輸線的限制,普通I/O接口電路僅能工作在幾百M(fèi)Hz級(jí)，因此，I/O 接口電路限制了當(dāng)前高速低功耗時(shí)鐘驅(qū)動(dòng)電路間的連接應(yīng)用和發(fā)展[1,2]。LVDS(Low Voltage Differential Signaling)傳輸技術(shù)這種高速低功耗接口標(biāo)準(zhǔn)為解決這一瓶頸問題提供了可能[3]。但是，由于傳輸過程中，會(huì)受到傳輸距離、外界環(huán)境以及制造工藝偏差的影響，高速的數(shù)據(jù)信號(hào)易出現(xiàn)干擾和失真,因此，需要對(duì)傳統(tǒng)的LVDS 驅(qū)動(dòng)電路進(jìn)行優(yōu)化[4]。

1高速時(shí)鐘驅(qū)動(dòng)電路結(jié)構(gòu)

本文將從預(yù)加重電路、占空比調(diào)整電路和共模穩(wěn)壓電路3個(gè)方面對(duì)高速時(shí)鐘驅(qū)動(dòng)電路中LVDS模塊性能進(jìn)行優(yōu)化。其中，預(yù)加重電路能夠增大輸出信號(hào)的電平反轉(zhuǎn)能力，增大了高頻信號(hào)的輸出能力[5]。占空比調(diào)整電路不僅能保證輸出信號(hào)占空比1∶1的平衡，還能保證信號(hào)的完整性。共模穩(wěn)壓電路能夠保證輸出信號(hào)的共模電平動(dòng)態(tài)穩(wěn)定在接口所需的電壓值上，便于后級(jí)電路的接收[6,7]。高速時(shí)鐘驅(qū)動(dòng)電路整體架構(gòu)如圖1所示。

圖1　高速時(shí)鐘驅(qū)動(dòng)電路架構(gòu)

2預(yù)加重電路的分析和仿真

預(yù)加重電路能夠?qū)崿F(xiàn)傳輸信號(hào)高頻部分的放大，加快信號(hào)高低電平的建立時(shí)間，降低碼間干擾，提高了LVDS驅(qū)動(dòng)電路的傳輸速率[8]，因此預(yù)加重電路成為了LVDS設(shè)計(jì)的一個(gè)重點(diǎn)。普通驅(qū)動(dòng)級(jí)和帶預(yù)加重電路的驅(qū)動(dòng)級(jí)如圖2和圖3所示。

圖2　普通驅(qū)動(dòng)級(jí)

圖3　帶預(yù)加重的驅(qū)動(dòng)級(jí)

普通驅(qū)動(dòng)級(jí)電路是通過差分信號(hào)p1和p2控制4個(gè)MOS管的導(dǎo)通，來(lái)改變電流流過R0的方向，從而在輸出端out1、out2產(chǎn)生高低電平。當(dāng)信號(hào)的傳輸速率很高時(shí),圖2 的輸出信號(hào)很容易受到干擾,而且需要較大的功耗做補(bǔ)償。

帶預(yù)加重的驅(qū)動(dòng)級(jí)電路如圖3所示，控制信號(hào)線pl、p2比plb、p2b延遲一定時(shí)間，當(dāng)p1、p2信號(hào)還未到達(dá)穩(wěn)定電平1或0時(shí)，p1b、p2b已提前一定時(shí)間建立到1或0電平，使得通過R0的電流I(t)由圖3中左側(cè)驅(qū)動(dòng)級(jí)電路產(chǎn)生的電流I1和右側(cè)預(yù)加重級(jí)產(chǎn)生的電流I2組成，但方向相反，此時(shí)I(t)=I1-I2；當(dāng)p1、p2信號(hào)達(dá)到穩(wěn)定電平1或0時(shí)，p1b、p2b仍處在1或0電平，此時(shí)流過R0的電流方向相同，I(t)=I1+I2。由此可見，信號(hào)在反轉(zhuǎn)時(shí)刻，驅(qū)動(dòng)電流得到了加強(qiáng)，實(shí)現(xiàn)了預(yù)加重的功能。普通驅(qū)動(dòng)級(jí)和帶預(yù)加重的驅(qū)動(dòng)級(jí)輸出波形如圖4和圖5所示。

圖4　普通驅(qū)動(dòng)級(jí)輸出波形　圖5　帶預(yù)加重的驅(qū)動(dòng)級(jí)輸出波形

由此可見，預(yù)加重電路在信號(hào)發(fā)生變化時(shí),能更快地上升到最大電壓,而且高出的瞬間高電壓能很好地抑止噪音，并且能夠克服信號(hào)在變化時(shí)的突變。預(yù)加重電壓越大,信號(hào)傳輸?shù)木嚯x將會(huì)越長(zhǎng)。因此,帶預(yù)加重的驅(qū)動(dòng)級(jí)與普通驅(qū)動(dòng)級(jí)電路相比具有較好的抗干擾能力[9]。

3占空比調(diào)整電路分析和仿真

在高頻信號(hào)輸入的過程中，即使在輸入端口匹配較好的情況下，芯片加工時(shí)的工藝偏差，會(huì)導(dǎo)致輸入時(shí)鐘信號(hào)到達(dá)驅(qū)動(dòng)級(jí)控制端時(shí)發(fā)生占空比的偏移，從而導(dǎo)致，一個(gè)周期內(nèi)，高電平或低電平信號(hào)不能充分地建立，降低了信號(hào)的質(zhì)量，甚至無(wú)法被后級(jí)電路識(shí)別[10]。而占空比調(diào)整電路，能夠自動(dòng)將占空比調(diào)整為1∶1，工作原理如圖6所示。

圖6　占空比調(diào)整電路工作原理

普通的接收級(jí)，僅是由圖6中虛線框中部分的運(yùn)放作為比較器，將差分信號(hào)接收進(jìn)來(lái)，產(chǎn)生時(shí)鐘信號(hào)，而改進(jìn)的電路增加了檢測(cè)和反饋環(huán)路，首先從INV1后的A點(diǎn)將信號(hào)采出，經(jīng)過低通濾波器，得到A點(diǎn)信號(hào)的直流信號(hào)，然后送到檢測(cè)電路OP中，與參考電壓Vref進(jìn)行比較，若反饋電壓高于Vref，則降低VO1和VO2的電壓，增大VBO的電壓；若反饋電壓低于Vref，則增大VO1和VO2的電壓，減小VBO的電壓。最終通過短暫的調(diào)整過程，反饋電壓與Vref電壓相等，輸出時(shí)鐘的占空比近似為1∶1。

在對(duì)A點(diǎn)信號(hào)進(jìn)行濾波采樣時(shí)，最低工作頻率的信號(hào)，經(jīng)過濾波采樣后應(yīng)該衰減60 dB左右。該時(shí)鐘驅(qū)動(dòng)電路應(yīng)用在50 MHz~2 GHz的頻率范圍，因此對(duì)低通濾波采樣電路進(jìn)行AC特性仿真，衰減3 dB時(shí)，帶寬在1 MHz左右，可以滿足使用要求。

由于該檢測(cè)調(diào)整系統(tǒng)是負(fù)反饋系統(tǒng)，需要對(duì)該系統(tǒng)的相位裕度和環(huán)路增益進(jìn)行仿真，相位裕度的仿真是用來(lái)保證系統(tǒng)的穩(wěn)定性，一般要求相位裕度在60°以上[11]；環(huán)路增益的仿真是保證系統(tǒng)的精度，根據(jù)設(shè)計(jì)指標(biāo)要求，可以偏差20 mV以內(nèi)，由此計(jì)算環(huán)路增益應(yīng)在50 dB以上。根據(jù)使用要求，將系統(tǒng)的穩(wěn)定時(shí)間設(shè)定在2 μs以內(nèi)，根據(jù)通過式(1)計(jì)算可以得到：

穩(wěn)定時(shí)間=3.5/GBW，

(1)

式中，GBW為反饋系統(tǒng)的單位增益帶寬積，設(shè)計(jì)單位增益帶寬積>1.75 MHz。

在典型情況和4個(gè)極端工藝角下，進(jìn)行波特仿真，相位裕度均在73.8°以上，環(huán)路增益在50 dB以上，GBW在2.9 MHz以上，能夠滿足設(shè)計(jì)要求。

此外，對(duì)該電路進(jìn)行瞬態(tài)仿真，仿真波形如圖7所示。

圖7　輸出時(shí)鐘信號(hào)的變化

由圖7可看到，剛輸出的時(shí)鐘信號(hào)占空比較差，高電平和低電平大概在1∶2，由于占空比調(diào)整電路的作用，占空比最終近似為1∶1，由于是負(fù)反饋調(diào)整電路，無(wú)論是工藝偏差的影響，還是外界環(huán)境的變化，占空比調(diào)整電路都能將輸出占空比穩(wěn)定在1∶1。

4共模反饋電路分析和仿真

根據(jù)不同LVDS的應(yīng)用，為和后級(jí)接收電路匹配，需要將輸出的共模電平固定在穩(wěn)定電壓上。本電路設(shè)計(jì)將固定電平穩(wěn)定在612 mV左右。

由于芯片外界的噪聲以及工作中外界環(huán)境的變化，很容易導(dǎo)致在信號(hào)傳輸過程中共模電平的偏移和波動(dòng)，而且器件的失配也會(huì)造成共模電平的偏移[12]。而接收器對(duì)共模電平的變化是相當(dāng)敏感的，這將直接導(dǎo)致接收器性能上的波動(dòng)，最重要的是共模電平是不可能通過差動(dòng)反饋來(lái)達(dá)到穩(wěn)定[13]。因此，就要求加入共模反饋電路來(lái)穩(wěn)定輸出共模電平。共模反饋電路的工作大致可以分為3個(gè)步驟：① 共模電平的檢測(cè)；② 共模電平與參考電平進(jìn)行比較；③ 將比較的誤差送回驅(qū)動(dòng)器的偏置運(yùn)放中。

比較通用的共模反饋電路如圖8所示，在輸出端間接2個(gè)阻值相同的電阻R0和R1，通過電阻分壓來(lái)實(shí)現(xiàn)共模電平的檢測(cè)。將檢測(cè)電壓送入五管運(yùn)放的負(fù)端，共模參考電壓vref送入運(yùn)放的正端，二者進(jìn)行比較，將結(jié)果通過偏置電路送給驅(qū)動(dòng)器的P5管和N6管，從而調(diào)整輸出的共模電壓。但是這種方法在實(shí)際應(yīng)用中存在很大的弊端。電阻R0、Rl是端接在發(fā)送器兩輸出線上的，而發(fā)送器發(fā)送的是差分信號(hào)，如此則要求這2個(gè)電阻有非常大的阻值才能避免開環(huán)增益的降低。2個(gè)大的電阻將不可避免地占去非常大的面積，增加了系統(tǒng)成本，而且電阻越大越多，增加了匹配的難度，會(huì)使失配的概率增大，最終會(huì)導(dǎo)致輸出共模電壓偏移出設(shè)計(jì)范圍。

圖8　通用共模反饋電路

為了避免圖8結(jié)構(gòu)帶來(lái)的設(shè)計(jì)弊端，采用了一種無(wú)電阻結(jié)構(gòu)的反饋電路，如圖9所示。該結(jié)構(gòu)中尾電流管N2、N3鏡像N13管的電流，限制住共模反饋主體電路。主體電路由N4、N5、N6、N7 4個(gè)MOS管構(gòu)成。N4、N7的柵極接發(fā)送器的差分輸出，N5、N6的柵極接基準(zhǔn)電壓輸出。當(dāng)共模電平偏高的時(shí)候，N7、N4管的柵電壓高于正常值，通過這兩管的電流增加。但是由于尾電流管N2、N3的作用，共模反饋主體電路的電流恒定，所以通過N5、N6管的電流減小。該效果通過電流鏡傳遞給電流模主體電路的首尾電流管P0、N0，其減小了主體電路的工作電流，從而降低輸出共模電平。同理，當(dāng)共模電平偏高的時(shí)候，通過N5、N6管的電流增大，通過鏡像，從而增大了主體電路的工作電流，進(jìn)而提高共模電平，最終實(shí)現(xiàn)了共模反饋。由圖4和圖5可以看出，最終輸出的共模電平能夠穩(wěn)定在600 mV附近。

圖9　無(wú)電阻結(jié)構(gòu)

5芯片整體輸出仿真

在完成預(yù)加重電路，占空比調(diào)整電路以及共模反饋電路的優(yōu)化后，并對(duì)版圖進(jìn)行充分匹配優(yōu)化設(shè)計(jì)，然后，對(duì)版圖進(jìn)行寄生參數(shù)的提取，在極端工藝角下，負(fù)載13 pF電容，對(duì)整體電路進(jìn)行后仿真，進(jìn)行充分的驗(yàn)證，仿真結(jié)果如表1所示，仿真波形如圖10所示。

表1　2 GHz輸入信號(hào)的后仿真結(jié)果

圖10　仿真波形

從各個(gè)工藝角下的仿真結(jié)果和測(cè)試結(jié)果可以看出，輸出平均幅值在350 mV左右，說(shuō)明預(yù)加重電路能夠在高頻時(shí)，保證了輸出的建立幅度；占空比近似1∶1，說(shuō)明占空比調(diào)整電路對(duì)占空比進(jìn)行了動(dòng)態(tài)調(diào)整；中心電平近似在600 mV左右，說(shuō)明共模反饋電路將夠?qū)⒐材７€(wěn)定電路穩(wěn)定在設(shè)計(jì)值上。

6結(jié)束語(yǔ)

在對(duì)時(shí)鐘驅(qū)動(dòng)電路的設(shè)計(jì)中，對(duì)預(yù)加重電路、占空比調(diào)整電路和共模反饋電路進(jìn)行了優(yōu)化，仿真結(jié)果表明，電路能夠保證占空比穩(wěn)定在1∶1左右，輸出共模電平穩(wěn)定在0.6 V左右，適應(yīng)高頻傳輸要求，具有較好的抗干擾能力。

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Design Optimization of High-speed Clock Drive Circuit

QU Ming1,GAO Xin2,WANG Xin-hua1

(1.The 54th Research Institute of CETC,Shijiazhuang Hebei 050081,China；2.Unit 63916,PLA,Beijing 100089,China)

Abstract：Owing to the increasing high frequency of circuit systems,it is required to improve the performance of clock signal transmission,applying to system interconnection and circuit.The paper presents a multi-channel clock drive module,based on Low-Voltage Differential Signaling(LVDS)interface.Having four clock signal outputs,the LVDS interface is designed in 0.13 μm CMOS process and is supplied in 3.3V supply source.It works in highest frequency of 2GHz and consists an inter LDO module.Also,this paper presents how to optimize circuit features,using internal pre-emphasis module,common mode stabilizer and duty cycle corrector.Finally,analysis is put forward in virtue of simulation.

Key words：LVDS;Pre-emphasis Module;Common Mode Stabilizer;Duty Cycle Corrector

中圖分類號(hào)：TN108.7

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1003-3114(2016)02-80-4

作者簡(jiǎn)介：曲明(1982—)，男，工程師，主要研究方向：模擬集成電路設(shè)計(jì)。高欣(1987—)，女，助理工程師，主要研究方向：射頻通信集成電路設(shè)計(jì)。

收稿日期：2015-11-11

doi:10.3969/j.issn.1003-3114.2016.02.21

引用格式：曲明，高欣，王鑫華.高速時(shí)鐘驅(qū)動(dòng)電路的優(yōu)化設(shè)計(jì)[J].無(wú)線電通信技術(shù),2016,42(2):80-83.