摘 要： 針對(duì)電源網(wǎng)絡(luò)分配系統(tǒng)存在的紋波過大問題，從電源完整性的角度提出一種基于目標(biāo)阻抗的電源網(wǎng)絡(luò)設(shè)計(jì)方法，為了獲得高質(zhì)量的采樣時(shí)鐘，設(shè)計(jì)了一種低抖動(dòng)，零延時(shí)的高速時(shí)鐘合成方案；通過使用信號(hào)完整性仿真工具對(duì)ADC/DAC模擬信號(hào)輸入前端無源電路進(jìn)行建模仿真，解決了電路阻抗不連續(xù)的問題，有效地降低了輸入信號(hào)的反射，提高了模擬信號(hào)傳輸?shù)馁|(zhì)量；根據(jù)某雷達(dá)項(xiàng)目的需求設(shè)計(jì)了雙通道高速數(shù)據(jù)采集播放系統(tǒng)，詳細(xì)論述了系統(tǒng)的硬件總體方案設(shè)計(jì)以及關(guān)鍵模塊的實(shí)現(xiàn)，并將上述研究成果成功應(yīng)用于系統(tǒng)硬件平臺(tái)的設(shè)計(jì)。

關(guān)鍵詞： 雷達(dá)； 高速傳輸； ADC； DAC； 信號(hào)完整性

中圖分類號(hào)： TN911.72?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2016）17?0093?05

0 引 言

隨著雷達(dá)系統(tǒng)的不斷發(fā)展，雷達(dá)系統(tǒng)對(duì)于ADC和DAC的工作頻率、無雜散動(dòng)態(tài)范圍、信噪比等關(guān)鍵性指標(biāo)提出了較高的需求，并且對(duì)整個(gè)系統(tǒng)硬件平臺(tái)的穩(wěn)定性和可靠性的要求也不斷提高[1]。傳統(tǒng)的數(shù)據(jù)采集和發(fā)射單獨(dú)分開的收發(fā)系統(tǒng)顯然已不能滿足相控陣?yán)走_(dá)系統(tǒng)高速、高集成度、高帶寬的要求，迫切需要更加有效的高速AD/DA實(shí)現(xiàn)技術(shù)來滿足日益增長(zhǎng)的帶寬、采樣率和處理能力的要求[2]。雷達(dá)系統(tǒng)的數(shù)字化是當(dāng)前雷達(dá)領(lǐng)域研究的熱點(diǎn)，而實(shí)現(xiàn)系統(tǒng)數(shù)字化的主要難點(diǎn)在于高速采集播放系統(tǒng)硬件平臺(tái)的研制，隨著雷達(dá)系統(tǒng)的不斷發(fā)展，對(duì)硬件系統(tǒng)的集成度和處理能力提出了更高的要求[3]。在此情況下，本文主要研究如何設(shè)計(jì)和實(shí)現(xiàn)一個(gè)穩(wěn)定、可靠的高速數(shù)據(jù)采集播放系統(tǒng)硬件平臺(tái)，該項(xiàng)研究具有良好的應(yīng)用背景和實(shí)用價(jià)值。

2 系統(tǒng)硬件平臺(tái)的設(shè)計(jì)與應(yīng)用

2.1 高速采集播放模塊設(shè)計(jì)

根據(jù)模擬輸入信號(hào)的特征和任務(wù)書的指標(biāo)要求，本設(shè)計(jì)中首先將模擬輸入信號(hào)通過IT網(wǎng)絡(luò)（根據(jù)實(shí)際情況決定是否使用）進(jìn)行衰減，另外，由于輸入信號(hào)為單端直流耦合信號(hào)，因此需要將衰減后的信號(hào)通過Balun（變壓器）進(jìn)行單端到差分的變換，同時(shí)完成阻抗變換[6]。

在實(shí)際設(shè)計(jì)中，ADC的兩個(gè)通道單獨(dú)使用，芯片模擬輸入為抗噪聲性能良好的差分輸入，而模擬信號(hào)從同軸電纜接插件中輸入時(shí)為單端信號(hào)。因此，模擬信號(hào)輸入端和ADC芯片之間必須添加電路，確保能夠?qū)味诵盘?hào)轉(zhuǎn)換為差分信號(hào)并且滿足阻抗匹配要求。在設(shè)計(jì)中，模擬信號(hào)的最大輸入帶寬為3 GHz，據(jù)此選擇型號(hào)為TC1?1?13M+的Balun，其阻抗變換比為1。另外，在個(gè)別的應(yīng)用中，為了適應(yīng)大幅值模擬信號(hào)的輸入，在Balun輸入前端設(shè)計(jì)了π型衰減網(wǎng)絡(luò)?？筛鶕?jù)所需的衰減倍數(shù)調(diào)整衰減網(wǎng)絡(luò)的電阻阻值。

ADC采用NS公司的單片雙通道最大采樣率為1.5 GSPS的高性能ADC，單通道支持3.0 GSPS交織采樣，其有效帶寬為3.1 GHz，其帶內(nèi)ENOB能達(dá)到7.5 b。ADC10D1500有兩種控制模式：即管腳控制模式和程序控制模式，管腳控制模式主要是通過芯片管腳的高低來控制ADC芯片的工作模式；而程序控制模式則是通過SPI接口控制ADC的寄存器實(shí)現(xiàn)ADC芯片工作模式的控制[7]，并且程序控制模式會(huì)提供更多豐富靈活的配置模式。設(shè)計(jì)時(shí)，使用LVDS差分電平形式進(jìn)行ADC和FPGA互聯(lián)。

2.2 DAC電路設(shè)計(jì)

DAC電路主要完成模擬回波數(shù)據(jù)的播放，本設(shè)計(jì)采用交流耦合的方式，將電流信號(hào)轉(zhuǎn)換為電壓信號(hào)并通過Balun（變壓器）進(jìn)行差分到單端的變換，同時(shí)完成阻抗變換。DAC工作時(shí)鐘為1.8 GHz，輸出頻帶DAC模擬輸出的第二Nyquist區(qū)，故設(shè)計(jì)中采用單級(jí)balun輸出結(jié)構(gòu)，如圖7所示?？拷麯AC端通過兩個(gè)88.6 Ω電阻使得DAC的輸出電阻為差分50 Ω，選用的1[∶]1 balun信號(hào)為TC1?1?13M+。它們的技術(shù)指標(biāo)可以參考ADC前端電路設(shè)計(jì)中的balun表格。

本平臺(tái)支持2通道數(shù)據(jù)播放，支持14 b分辨率，單通道最高播放速度為1.8 GSPS。DAC采用ADI的超高速DAC轉(zhuǎn)換器AD9739，該器件播放速率最高支持2.5 GSPS，在第一Nyquist區(qū)的SFDR優(yōu)于55 dB，第二Nyquist區(qū)的SFDR優(yōu)于42 dB。

圖7為AD9739的內(nèi)部功能框圖。從圖7中可以看出，AD9739的同步器有兩個(gè)LVDS接收器和兩個(gè)LVDS發(fā)送器。一個(gè)接收器是接收數(shù)據(jù)時(shí)鐘信號(hào)和同步信號(hào)，另外一個(gè)接收器用來接收兩路數(shù)據(jù)流。兩個(gè)發(fā)送器分別發(fā)送同步信號(hào)和數(shù)據(jù)時(shí)鐘，用來同步數(shù)據(jù)。

2.3 系統(tǒng)硬件平臺(tái)的應(yīng)用

該雙通道采集播放系統(tǒng)硬件平臺(tái)用于某仿真雷達(dá)回波模擬系統(tǒng)中，該仿真雷達(dá)系統(tǒng)放置于仿真暗室中，用于對(duì)干擾機(jī)設(shè)備進(jìn)行對(duì)抗測(cè)試。其中，仿真雷達(dá)系統(tǒng)、干擾機(jī)、轉(zhuǎn)臺(tái)、輻射網(wǎng)路、接收網(wǎng)絡(luò)及其他設(shè)備通過網(wǎng)絡(luò)和定時(shí)同步總線連接到綜合任務(wù)顯控系統(tǒng)，并受任務(wù)綜合顯控系統(tǒng)控制工作。在任務(wù)綜合顯控系統(tǒng)的控制下，產(chǎn)生雷達(dá)信號(hào)，通過輻射網(wǎng)絡(luò)（暗室設(shè)備）送到對(duì)應(yīng)的喇叭進(jìn)行輻射，同時(shí)，通過接收喇叭口及接收網(wǎng)絡(luò)（暗室設(shè)備）接收干擾機(jī)的干擾信號(hào)，形成雷達(dá)與干擾的對(duì)抗態(tài)勢(shì)。仿真雷達(dá)系統(tǒng)架構(gòu)圖如圖8所示。

仿真雷達(dá)系統(tǒng)由顯控計(jì)算機(jī)、威脅信號(hào)產(chǎn)生器、回波模擬器、回波合成分機(jī)、雷達(dá)信息處理器等組成[8]。為了實(shí)現(xiàn)射頻信號(hào)收發(fā)，射頻信號(hào)通過收發(fā)喇叭或利用輻射陣列進(jìn)行信號(hào)的收發(fā)輻射。其中，回波模擬分機(jī)主要由信號(hào)功分單元、采集播放單元、交換單元、主控單元和接口單元等組成。

3 系統(tǒng)硬件平臺(tái)性能測(cè)試

本平臺(tái)使用的ADC芯片為ADI公司的ADC10D1500，采樣頻率參考時(shí)鐘為1.44 GHz，直接時(shí)鐘為1.2 GHz，采用交織采樣模式（或非交織采樣），對(duì)ADC的性能指標(biāo)進(jìn)行測(cè)試，測(cè)試條件為：

時(shí)鐘信號(hào)源：RSSMA100A；測(cè)試中使用頻率：20 MHz和1 200 MHz，幅值為10 dBm；被采信號(hào)源：Agilent E4421B；測(cè)試中使用頻率：手冊(cè)標(biāo)稱頻點(diǎn)，幅值為10 dBm；輔助條件：濾波器。

測(cè)試結(jié)果如表4所示。

本平臺(tái)時(shí)鐘主要包括AD9520時(shí)鐘電路、AD9571時(shí)鐘電路、CDCLVD1204時(shí)鐘電路和板上晶振時(shí)鐘源，測(cè)試時(shí)應(yīng)主要關(guān)注時(shí)鐘信號(hào)的完整性、非單調(diào)性及ADC、DAC采樣時(shí)鐘的Jitter等指標(biāo)。測(cè)試中采用單端示波器測(cè)試電路中的單端低速時(shí)鐘信號(hào)，差分示波器測(cè)試電路中的差分時(shí)鐘信號(hào)，信號(hào)分析儀測(cè)試ADC采樣時(shí)鐘的Jitter等指標(biāo)。其中單端時(shí)鐘測(cè)試由于第三方條件限制，單端時(shí)鐘只能進(jìn)行頻率和波形測(cè)試，測(cè)試結(jié)果如表5所示。

差分時(shí)鐘測(cè)試主要測(cè)量時(shí)鐘的頻率和Jitter，本板卡的測(cè)試結(jié)果如表6所示。

對(duì)板內(nèi)的所有電源進(jìn)行測(cè)量，包括電壓值，紋波等，并在下表中記錄測(cè)量結(jié)果。電源紋波用示波器進(jìn)行測(cè)量，示波器帶寬分別設(shè)置為20 MHz和全帶寬，測(cè)量?jī)煞N情況下電源的最大紋波值。本板卡使用了LDO和DC?DC兩種電源，據(jù)電源手冊(cè)可知，LDO電源的紋波在μV量級(jí)，通常不會(huì)對(duì)板卡性能造成影響；DC/DC電源的紋波在mV量級(jí)，是電源紋波測(cè)試的重點(diǎn)，本板卡電源紋波的測(cè)試結(jié)果如表7所示。

4 結(jié) 論

本文針對(duì)雷達(dá)系統(tǒng)高速數(shù)據(jù)采集播放的要求，深入地研究如何解決高速數(shù)據(jù)采集播放系統(tǒng)硬件平臺(tái)的關(guān)鍵技術(shù)難點(diǎn)問題，從而設(shè)計(jì)和實(shí)現(xiàn)了一個(gè)性能優(yōu)越，穩(wěn)定性好，可靠性高的高速數(shù)據(jù)采集播放系統(tǒng)硬件平臺(tái)。從信號(hào)完整性的層面上對(duì)電源分配網(wǎng)絡(luò)設(shè)計(jì)、時(shí)鐘網(wǎng)絡(luò)性能、模擬前端電路阻抗連續(xù)性以及多通道相位一致性等關(guān)鍵性設(shè)計(jì)難點(diǎn)問題進(jìn)行建模仿真，并給出詳細(xì)設(shè)計(jì)方案。同時(shí)，按照項(xiàng)目需求，以上述方案為基礎(chǔ)設(shè)計(jì)了一個(gè)高速雙通道采集播放系統(tǒng)，并對(duì)系統(tǒng)的性能指標(biāo)進(jìn)行測(cè)試和分析，最后根據(jù)某雷達(dá)項(xiàng)目的需求設(shè)計(jì)了高速雙通道采集播放系統(tǒng)，并將上述研究成果成功地應(yīng)用于系統(tǒng)硬件平臺(tái)的設(shè)計(jì)。詳細(xì)論述了系統(tǒng)的硬件總體方案設(shè)計(jì)以及各個(gè)關(guān)鍵模塊的實(shí)現(xiàn)，并對(duì)系統(tǒng)的各項(xiàng)關(guān)鍵指標(biāo)進(jìn)行測(cè)試和分析。上述成果在實(shí)際應(yīng)用中得到了驗(yàn)證，取得了良好的效果。

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