摘 要： 針對寬帶數(shù)字射頻存儲(chǔ)器（DRFM）的硬件平臺(tái)進(jìn)行研究與設(shè)計(jì)。首先提出了一種基于FPGA +ADC+DAC為核心的DRFM系統(tǒng)實(shí)現(xiàn)方案。然后根據(jù)自頂向下的設(shè)計(jì)原則，詳細(xì)介紹了硬件系統(tǒng)從頂層架構(gòu)到底層電路的實(shí)現(xiàn)過程，并對系統(tǒng)各功能模塊的硬件電路設(shè)計(jì)進(jìn)行了詳細(xì)的分析。最后，對DRFM的硬件系統(tǒng)進(jìn)行了測試，實(shí)驗(yàn)結(jié)果表明，該DRFM系統(tǒng)在1.2 GHz帶寬，輸入信號(hào)頻率在100 MHz～1.2 GHz范圍內(nèi)，雜散電平僅為-70 dBc，可以進(jìn)行雷達(dá)回波信號(hào)的模擬，達(dá)到了預(yù)期的效果。

關(guān)鍵詞： 數(shù)字射頻存儲(chǔ)器； FPGA； 硬件設(shè)計(jì)； 射頻仿真

中圖分類號(hào)： TN79?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2016）21?0099?04

Research and implementation of hardware platform for DRFM

PAN Qiyong1， ZHANG Jingya1， WANG Yihuai2

（1. College of Physics and Electronic Engineering， Changshu Institute of Technology， Changshu 215500， China；

2. School of Computer Science and Technology， Soochow University， Suzhou 215006， China）

Abstract： The hardware platform of DRFM was studied and designed. A DRFM system implementation scheme is proposed， which takes FPGA+ADC+DAC as its core. According to the top?to?down design principle， the implementation process of the hardware system from top layer architecture to bottom layer circuit is introduced in detail， and hardware circuit design of each functional module is analyzed in detail. The hardware system of DRFM was tested. The test results show that the spurious level is only -70 dBc when the bandwidth of the DRFM system is 1.2 GHz and the frequency of input signal is within 100 MHz～1.2 GHz， the system can simulate the radar echo signal， and realize the anticipated effect.

Keywords： digital radio frequency memory； FPGA； hardware design； RF simulation

0 引 言

DRFM （Digital Radio Frequency Memory，數(shù)字射頻儲(chǔ)存器）是射頻仿真實(shí)驗(yàn)的核心部件，是各種相參的目標(biāo)回波和雜波產(chǎn)生的基礎(chǔ)，可以對射頻信號(hào)進(jìn)行存儲(chǔ)和轉(zhuǎn)化[1]?；跓o模糊采樣原理，DRFM采樣信號(hào)有兩種取樣形式，分別是幅度取樣和相位取樣。幅度取樣DRFM有正交雙通道DRFM、單通道DRFM和多通道DRFM三種實(shí)現(xiàn)結(jié)構(gòu)[2]。在這三種結(jié)構(gòu)中單通道DRFM結(jié)構(gòu)使用更為廣泛，主要是由于該結(jié)構(gòu)獨(dú)特的處理方式，利用超外差接收機(jī)將輸入信號(hào)頻率變?yōu)轭A(yù)先確定的頻率，可以很好地抑制寄生信號(hào)[3]。

DRFM技術(shù)不僅可以應(yīng)用在射頻仿真技術(shù)，還可以攔截、存儲(chǔ)和復(fù)制敵人的雷達(dá)信號(hào)，從而廣泛應(yīng)用于雷達(dá)目標(biāo)仿真、干擾領(lǐng)域中[4]。隨著超大規(guī)模集成電器和雷達(dá)信號(hào)理論的飛速發(fā)展，DRFM硬件平臺(tái)的研究勢在必行[5]。本文給出了一種基于FPGA +ADC+DAC的DRFM硬件設(shè)計(jì)方案，并滿足DRFM的帶寬為1.2 GHz，ADC和DAC模塊的采樣率為1.2 GHz時(shí)，雜散電平可達(dá)-70 dBc的系統(tǒng)要求，完成了DRFM硬件平臺(tái)的設(shè)計(jì)與應(yīng)用。

1 DRFM系統(tǒng)設(shè)計(jì)

本次設(shè)計(jì)DRFM板卡需要滿足的技術(shù)指標(biāo)如表[1]所示，為了滿足實(shí)驗(yàn)指標(biāo)的要求，選用采樣速率為1.2 GSPS的ADC模數(shù)轉(zhuǎn)換器，在信號(hào)處理方面選用Xilinx Virtex?6系列的FPGA芯片，在接口及配置處理方面選用Xilinx Virtex?5系列的FPGA芯片以及采樣率為1.2 GSPS的DAC數(shù)模轉(zhuǎn)換器用來輸出目標(biāo)信號(hào)。

圖[1]為寬帶DRFM的系統(tǒng)總體框架，根據(jù)寬帶DRFM的硬件架構(gòu)可知，寬帶DRFM系統(tǒng)硬件主要由四個(gè)模塊構(gòu)成，分別是ADC模數(shù)轉(zhuǎn)換模塊、DAC數(shù)模轉(zhuǎn)換模塊、FPGA模塊和外圍輔助電路，下面分別介紹各模塊的電路設(shè)計(jì)。

2 DRFM硬件設(shè)計(jì)

2.1 寬帶ADC模塊設(shè)計(jì)

ADC08D1500芯片雙通道實(shí)現(xiàn)A/D信號(hào)轉(zhuǎn)換，信號(hào)采樣率最高可達(dá)1.5 GSPS，8 b的采樣精度，7.25 b的有效位，THD大于-53 dB，SNR大于-46 dB [6]。因此，本次設(shè)計(jì)的ADC數(shù)模轉(zhuǎn)換器選用高性能，高精度的ADC08D1500芯片，其結(jié)構(gòu)框圖如圖[2]所示。

ADC電源電路如圖3所示，ADC08D1500的實(shí)際工作電壓為1.9 V，本次設(shè)計(jì)的電源輸入采用CPCI總線的3.3 V電源。模擬電源和數(shù)字電源分別由不同的LDO（Low Dropout Regulator，低壓差線性穩(wěn)壓器）芯片產(chǎn)生，電源線串聯(lián)磁珠抑制高頻噪聲的EMI干擾[7]。通過Linear Technology公司的[LDO]器件LT1764產(chǎn)生模擬電源[Va]。LT1764可以提供輸出340 mV的電流，其中，模擬電源[Va]的電流能夠達(dá)到1 A以上，符合本次設(shè)計(jì)的基本要求。

寬帶ADC的時(shí)鐘模塊，其時(shí)間穩(wěn)定度要高，最高頻率[8]需要達(dá)到1.2 GHz?？紤]到DRFM系統(tǒng)與上下變頻微波鏈路協(xié)同工作的方式，ADC時(shí)鐘可以直接由板卡的CLK_IN接口輸入，為ADC提供時(shí)鐘。由于本次設(shè)計(jì)的FPGA系統(tǒng)、ADC以及DAC1和DAC2等四大模塊都需要時(shí)鐘，所以為了減少PCB的布局和布線，通過兩個(gè)功分器ADP_2_20將1.2 GHz時(shí)鐘信號(hào)分成[4]部分，分別為各個(gè)子系統(tǒng)提供時(shí)鐘，其框圖如圖4所示。

2.2 寬帶DAC模塊設(shè)計(jì)

[DAC]輸出電路原理圖如圖5所示，[AD9736]兩個(gè)輸出引腳上的諧波分量在相位和幅度上保持一致，由于[AD9736]的每個(gè)引腳上都包含了大量的二次諧波分量，所以必須采用雙端?單端轉(zhuǎn)換來抑制各個(gè)引腳的諧波分量。

在IOUTA和IOUTB輸出引腳串聯(lián)20 Ω電阻，降低負(fù)載電抗，巴倫變壓器ETC_1_13TR為AD9736提供平衡負(fù)載。ADT2_1T_1P有差分輸入和單端輸出的輸入輸出特性，所以要求ADT2_1T_1P的Pin4要大于[Pin3]的對地電容，[Pin6]的對地電容小于Pin1腳，這很容易導(dǎo)致[DAC]模數(shù)轉(zhuǎn)換器輸出不平衡負(fù)載，對此，本次設(shè)計(jì)采用了增加巴倫變壓器ETC_1_13TR的改良措施，用以提供平衡負(fù)載。

DAC各時(shí)鐘關(guān)系如圖6所示，DACCLK時(shí)鐘工作頻率為1.2 GHz，可以令DAC模塊進(jìn)行數(shù)模轉(zhuǎn)換。AD9736內(nèi)部時(shí)鐘利用功分器將DATACLK OUT輸出到FPGA2，之后再將FPGA2內(nèi)部的DATACLK OUT信號(hào)進(jìn)行2分頻后，將經(jīng)過以上處理之后的時(shí)鐘信號(hào)再接入局部時(shí)鐘網(wǎng)絡(luò)，作為DATACLK 1N數(shù)據(jù)總線的時(shí)鐘輸出，確保輸出的數(shù)據(jù)與時(shí)鐘相位之間同步。

DACCLK共模偏置電路原理圖如圖7所示，DACCLK作為DAC的轉(zhuǎn)換時(shí)鐘，需要穩(wěn)定、可靠的時(shí)鐘源輸入?？紤]到DACCLK時(shí)鐘信號(hào)是由1.8 V驅(qū)動(dòng)的PMOS差分對，因此系統(tǒng)至少要有400 mV的共模輸入電壓才能確保峰峰值在200～800 mV時(shí)電路各個(gè)引腳的可靠性。考慮到共模輸入電平不是標(biāo)準(zhǔn)的[LVDS]（Low Voltage Differential Signaling，低壓差分信號(hào)）兼容電平，因此增加了如圖7所示的直流偏置電路，1.8 V電源電壓經(jīng)過1 kΩ和300 Ω的電阻分壓得到偏置電壓。

2.3 大容量FPGA模塊設(shè)計(jì)

本文針對FPGA模塊選用了具有豐富的乘法器資源和存儲(chǔ)器資源的Virtex?6系列的XC6VLX240T?FF1759。

在數(shù)字電路設(shè)計(jì)中，可靠的時(shí)鐘電路設(shè)計(jì)是電路設(shè)計(jì)成功的關(guān)鍵，因此在[FPGA1]與[FPGA2]之間進(jìn)行高速的信號(hào)互聯(lián)，這兩個(gè)芯片通過同步的時(shí)鐘源進(jìn)行驅(qū)動(dòng)。[FPGA1]和[FPGA2]全局時(shí)鐘電路原理圖如圖8所示，本次設(shè)計(jì)的時(shí)鐘源選用了具有高穩(wěn)定度的200 MHz有源晶振，通過時(shí)鐘緩沖器將時(shí)鐘電路中產(chǎn)生的時(shí)鐘一分為二，分別為兩片[FPGA]提供時(shí)鐘。

2.4 高速電路PCB設(shè)計(jì)

系統(tǒng)印刷電路板PCB的疊層結(jié)構(gòu)設(shè)計(jì)決定了電源與地平面之間的阻抗，電路板中信號(hào)線的特性阻抗以及電路的分布參數(shù)等，合理的PCB疊層設(shè)計(jì)是有效抑制EMI電磁干擾，提高EMS電磁兼容性的有效手段[9]。

本次PCB考慮采用[10]層的疊層設(shè)計(jì)，[10]層的設(shè)計(jì)分配為[3]層參考地平面，[6]層信號(hào)層，單獨(dú)留出[1]層作為電源平面，用來提高電路的EMC電磁兼容性。[PCB]疊層結(jié)構(gòu)如圖9所示，圖9中S為信號(hào)層，[PP]為半固化片，[core]為PCB內(nèi)芯板，[GV]為參考平面層（電源層或地層）。還可以看到半固化片的厚度以及每一層的芯層厚度和層間的銅皮厚度，將以上三個(gè)參數(shù)相加可得印刷電路板PCB板厚約為（1.8±0.18） mm。為了保證信號(hào)的完整性，本系統(tǒng)PCB設(shè)計(jì)使電源層和接地層配對，信號(hào)層與接地層相鄰，這種疊層方案大大提升了地層吸收信號(hào)層輻射的能力，當(dāng)電源、地層完整時(shí)，可以提供一個(gè)良好的信號(hào)層回流路徑[6]。

3 系統(tǒng)測試

3.1 寬帶DRFM的測試平臺(tái)

整個(gè)系統(tǒng)硬件平臺(tái)的設(shè)計(jì)工作完成后，就可以對進(jìn)行調(diào)試。如圖10所示，寬帶DRFM的測試平臺(tái)測試需要電源、信號(hào)源、頻譜儀以及電腦等通用設(shè)備，還需要時(shí)鐘模塊組件和DRFM平臺(tái)這兩種專用設(shè)備[10]。

寬帶DRFM數(shù)字射頻儲(chǔ)存器平臺(tái)是標(biāo)準(zhǔn)6U板卡，位于圖10中電源的前方，寬帶DRFM數(shù)字射頻儲(chǔ)存器的對外接口是SMA形式，其上內(nèi)嵌一塊ADC模塊和一塊DAC模塊。

3.2 測試結(jié)果及分析

進(jìn)行試驗(yàn)測試時(shí)，首先進(jìn)行系統(tǒng)上電，將程序燒寫到FPGA中，然后調(diào)整時(shí)鐘頻率和輸入信號(hào)。ADC模塊的測試依據(jù)是ADC測試模塊雜散指標(biāo)是否合理，功能是否正確。EV10AQ190通過數(shù)據(jù)總線將采集到的信號(hào)傳輸給FPGA，為了檢測FPGA內(nèi)部的數(shù)字信號(hào)，本次設(shè)計(jì)通過利用Xilinx公司開發(fā)的在線邏輯分析儀（Chipscope Pro）實(shí)現(xiàn)。Chipscope Pro可以植入FPGA的兩個(gè)核（即ILA和ICON），芯片內(nèi)部的數(shù)據(jù)可以通過JTAG線被傳回，以此進(jìn)行試驗(yàn)檢測。

如圖11為1.2 GHz信號(hào)經(jīng)A/D采樣后的頻域波形圖。在進(jìn)行調(diào)試時(shí)，發(fā)現(xiàn)將Chipscope ProAnalyze設(shè)置為開始采樣時(shí)，F(xiàn)PGA的采樣數(shù)據(jù)通過JTAG回傳給Chipscope ProAnalyze軟件，將其保存為數(shù)據(jù)文件，然后利用Matlab軟件打開該文件，對該文件進(jìn)行FFT處理，之后便可以觀測其頻譜。

將A/D采集到的信號(hào)經(jīng)過FPGA處理后發(fā)送到D/A模塊，經(jīng)過DAC數(shù)模轉(zhuǎn)換之后再將信號(hào)發(fā)送出去，通過調(diào)節(jié)頻譜儀可以觀測到D/A轉(zhuǎn)換后的信號(hào)數(shù)據(jù)，圖12為寬帶DAC模塊輸出信號(hào)頻譜，由圖可知頻譜儀可以觀測到DAC模塊輸出信號(hào)的頻譜及相位噪聲，其雜散達(dá)到了-65 dBc。根據(jù)測試結(jié)果顯示，該系統(tǒng)可以滿足標(biāo)準(zhǔn)的雜散指標(biāo)，符合系統(tǒng)設(shè)計(jì)要求。

4 結(jié) 語

本文對寬帶DRFM系統(tǒng)的硬件平臺(tái)設(shè)計(jì)進(jìn)行了詳細(xì)的分析。闡述了DRFM系統(tǒng)中寬帶ADC模塊、寬帶DAC模塊、大容量FPGA模塊等各模塊的原理設(shè)計(jì)。論述了高速電路PCB設(shè)計(jì)，對PCB的疊層設(shè)計(jì)進(jìn)行了詳細(xì)的說明。最后對硬件模塊的性能進(jìn)行了測試，測試結(jié)果表明，本次設(shè)計(jì)的寬帶[DRFM]系統(tǒng)，其ADC及DAC模塊在1.2 GHz帶寬情況下能夠?qū)崿F(xiàn)信號(hào)的采集和回放輸出，其雜散指標(biāo)優(yōu)于-45 dBc，可以進(jìn)行雷達(dá)回波信號(hào)的模擬，滿足系統(tǒng)的整機(jī)功能要求。

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