付錢華，易　淼

（1.西華大學(xué)電氣與電子信息學(xué)院，成都610039；2.電子科技大學(xué)信息與軟件工程學(xué)院，成都610054；3.宜春學(xué)院物理科學(xué)與工程技術(shù)學(xué)院，江西宜春336000）

?

DDS激勵PLL高性能頻率合成器設(shè)計

付錢華1，2*，易淼3

（1.西華大學(xué)電氣與電子信息學(xué)院，成都610039；2.電子科技大學(xué)信息與軟件工程學(xué)院，成都610054；3.宜春學(xué)院物理科學(xué)與工程技術(shù)學(xué)院，江西宜春336000）

摘要：為適用CDMA各類收發(fā)機(jī)的射頻本振的應(yīng)用要求，研制了一種低雜散低相噪高分辨率的P波段頻率合成器。利用DDS輸出信號具有高分辨率和PLL具有窄帶跟蹤濾波特性，通過有效的頻率規(guī)劃和參數(shù)配置，規(guī)避了DDS由于相位截斷近端雜散無法消除的缺陷，有效抑制了DDS中DAC非線性和幅度量化誤差引起的寬帶雜散。通過仿真分析了方案的可行性，設(shè)計了樣品并進(jìn)行了測試。結(jié)果顯示，所設(shè)計的頻率合成器輸出頻率范圍為755 MHz～765 MHz，頻率分辨率為100.5 kHz，雜散優(yōu)于-71 dBc，相位噪聲優(yōu)于-105 dBc/Hz@1 kHz。

關(guān)鍵詞：通信技術(shù)；雜散抑制；頻率合成；相位噪聲；鎖相環(huán)（PLL）

在現(xiàn)代通信系統(tǒng)中，提高頻譜利用率和系統(tǒng)容量，已成為公眾通信的核心問題。電子設(shè)備作為現(xiàn)代通信系統(tǒng)的主要載體，其性能指標(biāo)始終承載著壓力和動力。頻率合成器是現(xiàn)代通信電子設(shè)備的心臟，對其輸出頻率范圍、頻率分辨率、相位噪聲和雜散等指標(biāo)要求越來越高。因此，對高性能的頻率合成器的研究要求也越來越迫切。

頻率合成技術(shù)經(jīng)歷了直接模擬合成、鎖相式間接合成、直接數(shù)字頻率合成等發(fā)展階段，傳統(tǒng)直接模擬合成具有相位噪聲低等特點，但其體積龐大、變頻雜散難以抑制。鎖相式間接合成雖然結(jié)構(gòu)簡單，但其環(huán)路帶寬處相位噪聲較大。直接數(shù)字頻率合成具有超高的頻率分辨率，但其輸出雜散性能甚至不如傳統(tǒng)模擬合成。整個頻率合成技術(shù)呈現(xiàn)螺旋式上升發(fā)展階段，性能越來越強(qiáng)，功能越來越復(fù)雜，體積和功耗越來越小，以DDS+PLL的混合式頻率合成技術(shù)為代表正逐漸成為當(dāng)前的主流技術(shù)［1-2］。

1　原理分析與系統(tǒng)設(shè)計

利用DDS的高分辨率彌補(bǔ)整數(shù)鎖相環(huán)在固定參考時鐘頻率下分辨率不高的技術(shù)難點，鎖相環(huán)的環(huán)路跟蹤特性抑制DDS的遠(yuǎn)端雜散［3］［4］。其系統(tǒng)原理框圖如圖1所示。

圖1　DDS激勵PLL原理框圖

1.1DDS雜散抑制

DDS輸出信號雜散一般分為相位截斷雜散、幅度量化雜散和DAC非線性雜散［5］。

實際的DDS通常取較大的相位累加器位數(shù)M值以獲得極高的頻率分辨率，而僅用高P位來尋址正弦查找表ROM，舍去了低B位，這樣便引入了相位截斷誤差。根據(jù)DDS結(jié)構(gòu)及工作原理可以得出DDS的輸出頻率公式為［6］：

其中FTW為DDS頻率控制字，fsysclk為DDS系統(tǒng)時鐘。

從（1）式可以看出，要規(guī)避DDS相位截斷引起的雜散，可令FTW=2B?L，（L取正整數(shù)），則：

DDS中的正弦查找表ROM中的數(shù)字波形樣點為有限位的編碼，這樣就會引入幅度量化誤差。由于制造方面的不精確和環(huán)境的影響，DDS中DAC是存在非線性［7］。幅度量化和DAC非線性引起的雜散位置為：

fspur=|u?fsysclk±v?fdds| (u=1,2,…;v=1,2,…)（3）

雜散電平由DAC分辨率及性能決定［8］。

1.2系統(tǒng)相位噪聲

實現(xiàn)高分辨率的頻率合成器，如果采用鑒相頻率固定的整數(shù)鎖相環(huán)，其鑒相頻率應(yīng)等于頻率分辨率［9］，這樣需要在輸入?yún)⒖紩r鐘下進(jìn)行分頻，然后再通過鎖相環(huán)倍頻，根據(jù)本系統(tǒng)指標(biāo)，倍頻的倍數(shù)大致為7600，近段相噪被PLL惡化77.6 dB。根據(jù)目前PLL鑒相器的在鑒相頻率為200 kHz的噪底一般大致在-163 dBc/Hz，理論上分析PLL輸出信號噪底只能達(dá)到-85.4 dBc/Hz，較難滿足系統(tǒng)相位噪聲的要求。但若采用DDS輸出可變的頻率信號作為PLL鑒相器的參考信號，就可以在保證頻率分辨率達(dá)到千赫茲量級的指標(biāo)要求，將鑒相頻率提高，倍頻倍數(shù)降低，避免噪聲底數(shù)對相位噪聲的限制［10］。

小數(shù)分頻器雖然具有較高的頻率分辨率，可以滿足系統(tǒng)頻率分辨率要求，但小數(shù)分頻器會由于吞脈沖帶來小數(shù)分頻雜散，雖然目前已出現(xiàn)sigma-del?ta調(diào)制技術(shù)解決這一難點［11］，但會犧牲一定量的相位噪聲指標(biāo)，故本方案不采用小數(shù)分頻器。

2　硬件關(guān)鍵電路實現(xiàn)

2.1DDS電路設(shè)計

根據(jù)理論分析DDS在無相位截斷時，相位查找位數(shù)P越高，分辨率就越高，DDS中DAC的位數(shù)越高，幅度量化誤差就越小。故本系統(tǒng)中DDS芯片采用AD9958，其相位查找位數(shù)P為15 bit，內(nèi)置兩個具有卓越寬帶和窄帶SFDR性能的高速10 bit數(shù)模轉(zhuǎn)換器（DAC）。設(shè)計的DDS的外圍電路如圖2所示。

DDS輸出信號采用雙端轉(zhuǎn)單端的輸出方式，抑制DAC的共模噪聲。AD9958供電采用數(shù)字DVDD和模擬AVDD兩種供電方式，使用磁珠實現(xiàn)兩種供電的隔離。

AD9958中DAC滿量程輸出電流為：

信號幅度范圍在［AVDD-0.5 V，AVDD+0.5 V］具有較優(yōu)的無雜散動態(tài)范圍，故DAC滿量程電流的最大值為：

故式（4）中，RSET取值不能超過3.91 kΩ，本系統(tǒng)中AD9958的17腳（DAC_RSET）外接了1.91 kΩ電阻。

2.2PLL電路設(shè)計

鎖相環(huán)采用低成本高性能整數(shù)分頻芯片ADF4360-7，內(nèi)部集成了VCO，有利于減小電路體積，中心頻率由外部電感設(shè)置。所有片內(nèi)寄存器均通過三線式接口進(jìn)行控制。其外圍電路如圖3所示。

圖2　DDS外圍電路圖

圖3　PLL外圍電路圖

鎖相環(huán)設(shè)計中，環(huán)路帶寬K和阻尼系數(shù)ξ的選取直接決定了PLL的穩(wěn)定性［12］。一般情況下阻尼系數(shù)選擇在0.707～1.414之間。則自然諧振頻率ωn可通過下式得出：

環(huán)路濾波器采用無源Z網(wǎng)絡(luò)，如圖3中的C1，R1和C2構(gòu)成。其中：

其中I?為PLL輸出的鑒相電流，其可以通過內(nèi)部寄存器進(jìn)行設(shè)置，ADF4360-7輸出鑒相電流為0.31 mA～2.5 mA本方案中設(shè)置為1.5 mA左右，便于后續(xù)電路調(diào)試左右調(diào)節(jié)。KVCO為VCO的壓控增益，N為環(huán)路分配比。圖3中R2和C3構(gòu)成邊帶低通濾波，主要是抑制鑒相紋波，通過理論計算得出C1為2.72 nF，R1為482 Ω，R2為985 Ω，C3為1.24 nF。

根據(jù)理論計算的參數(shù)進(jìn)行仿真，得出的閉環(huán)增益曲線、相位噪聲曲線和雜散曲線分別如圖4~圖6所示。

圖4　閉環(huán)增益仿真增益曲線

圖5　相位噪聲仿真曲線

圖6　雜散仿真曲線

根據(jù)仿真，環(huán)路帶寬區(qū)20 kHz。相位裕度取45°左右可以確保環(huán)路的穩(wěn)定。

2.3帶通濾波器設(shè)計

由于前后級功率匹配的要求，在DDS輸出后增加了一個增益為20 dB的射頻放大器SNA386，并配有PI網(wǎng)調(diào)節(jié)輸出功率。為抑制放大器的諧波和DDS遠(yuǎn)端雜散，必須在放大器后設(shè)計一個帶通濾波器。根據(jù)DDS輸出頻率要求，設(shè)計的通帶范圍為83 MHz~ 110 MHz范圍的切比雪夫帶通濾波器如圖7所示。

圖7　切比雪夫帶通濾波器電路

通過ADS對帶通濾波器進(jìn)行頻率響應(yīng)仿真如圖8所示，設(shè)計的濾波器在帶外73 MHz和125 MHz均可達(dá)到-37 dB以上的抑制度，指標(biāo)符合系統(tǒng)要求。

圖8　帶通濾波器頻率響應(yīng)曲線仿真

3　系統(tǒng)參數(shù)配置

由式（2）可得系統(tǒng)最終輸出頻率為：

系統(tǒng)同一輸出頻率可以由不同頻率控制字（FTW=2B?L）、環(huán)路分配比（N）和預(yù)分頻比（R）3個參數(shù)組合產(chǎn)生。

根據(jù)系統(tǒng)頻點切換時間要求不高和器件接口電氣要求，采用TI的MSP430-1232單片機(jī)對參數(shù)配置。其軟件流程圖如圖9所示。

圖9　參數(shù)配置軟件流程圖

4　實測結(jié)果驗證

利用R&S公司的信號源分析儀FSUP測試系統(tǒng)的相噪和雜散曲線如圖10、圖11所示。

圖10　相位噪聲測試曲線

經(jīng)過實測，系統(tǒng)輸出信號相位噪聲優(yōu)于-105 dBc/Hz@1 kHz，雜散優(yōu)于-71 dBc，與理論仿真一致，達(dá)到系統(tǒng)設(shè)計指標(biāo)要求。

5　結(jié)論

考慮到直接數(shù)字頻率合成器和鎖相環(huán)的各自的優(yōu)缺點，將兩種結(jié)合互補(bǔ)分別克服各自的缺陷。對理論得到的參數(shù)進(jìn)行了仿真，通過軟件反復(fù)調(diào)節(jié)配置參數(shù)回避了大雜散的輸出頻點。設(shè)計的頻率合成器經(jīng)過實測指標(biāo)與理論相近，滿足各類接收機(jī)和發(fā)射機(jī)的射頻本振的要求，具有一定的應(yīng)用價值。

參考文獻(xiàn)：

［1］楊遠(yuǎn)望.高性能頻率合成技術(shù)研究與應(yīng)用［D］.成都：電子科技大學(xué)，2011：1-25.

［2］Zhao Z Y，Li X Y，Chang W G. LFM-CW Signal Generator Based on Hybrid DDS-PLL Structure［J］. Electronics Letters，2013，49 （6）：381-382.

［3］Wang Hongyu，Wang Haofei，Ren Lixiang，et al. Low Spurious Noise Frequency Synthesis Based On A DDS Driven Wideband PLL Architecture［J］. Journal of Beijing Institute of Technology （English Edition），2013，22（4）：514-518.

［4］趙志勇，常文革，黎向陽.一種寬帶信號產(chǎn)生的DDS PLL Hybrid新型結(jié)構(gòu)及實現(xiàn)［J］.國防科技大學(xué)學(xué)報，2013，35（4）：103-108.

［5］徐銳敏，姚鴻飛，蔡竟業(yè).低相噪全相參毫米波頻率合成源研究［J］.紅外與毫米波學(xué)報，2007，26（3）：222-231.

［6］Yang Yuanwang，Cai Jingye，Liu Lianfu. A Novel DDS Array Structure with Low Phase Noise and Spurs［C］//International Con?ference on Communication Technology Proceedings，ICCT，IEEE Beijing Section.2011.302-306.

［7］白居憲.直接數(shù)字頻率合成［M］.西安：西安交通大學(xué)出版社，2007：1-65.

［8］Wang H，Liu C. Spurious Components Introduced by Nonlinearity in Direct Digital Synthesis［C］// Radar Conference 2013，IET In?ternational. China：2013：1-4.

［9］Roland E.Best.鎖相環(huán)設(shè)計、仿真與應(yīng)用［M］. (第5版).李永明，王海永，肖珺，等譯.北京：清華大學(xué)出版社，2007：23-32.

［10］Bonfanti A，Amorosa F，Samori C，et al. A DDS-Based PLL for 2.4-GHz Frequency Synthesis［J］. Circuits and Systems II：Ana?log and Digital Signal Processing，2003，50（12）：1007-1010.

［11］王皓磊，仲順安，李國峰.用于射頻接收機(jī)的三階多級調(diào)制小數(shù)分頻頻率合成器的實現(xiàn)［J］.北京理工大學(xué)學(xué)報，2013，33 （3）：307-317.

［12］楊遠(yuǎn)望，彭啟琮，蔡竟業(yè)，等.基于ADF4106的恒定環(huán)路帶寬寬覆蓋頻合器設(shè)計［J］.電子器件，2008，31（6）：1871-1875.

付錢華（1981-），男，漢，江西高安人，工程師，在讀博士生，2010年研究生畢業(yè)于電子科技大學(xué)，現(xiàn)就職于西華大學(xué)電氣與電子信息學(xué)院，主要從事無線通信射頻電路與系統(tǒng)和現(xiàn)代通信中的信號處理和憶阻神經(jīng)網(wǎng)絡(luò)等方面的研究，qhfu8@mail.xhu.edu.cn。

易淼（1979-），女，漢族，江西宜春人，碩士，主要研究方向通信技術(shù)，styimiao@163.com。

Design of a Harmonic-Suppressed Bandpass Filter Using a Defected Ground Structure*

FENG Menglu1，YANG Shuhui2，3*，CHEN Yingchao3

（1.Information and Communication Engineering Institute，Beijing Information and Science Technology University，Beijing 100101，China；2.Communication Engineering Institute，Communication University of China，Beijing 100024，China；3.Electrical Engineering School，University of South Carolina，Columbia 29208，USA）

Abstract：Microstrip coupled-line bandpass filter（MCL-BPF）generates parasitic passbands or higher order harmon?ics，which are caused by the employment of microstrip lines. By utilizing the single-pole band-reject characteristics and the slow-wave effect of a defected ground structure（DGS），the passbands are improved while the high order har?monics are restrained. Both the conventional MCL-BPF and the proposed S-DGS-BPF at the center frequency of 2.4 GHz are analyzed，designed，and fabricated. The measured results agree well with the simulation data，which show a decent harmonic suppression below -22 dB and a return loss of -26.93 dB at the operating frequency，the stop band range is between 3 GHz and 10 GHz. Moreover，a fairly good area reduction of 10% is achieved.

Key words：microwave band-pass filter（BPF）；defected ground structure（DGS）；wide stopband；harmonic suppression EEACC：1270

doi：10.3969/j.issn.1005-9490.2016.01.014

收稿日期：2014-12-18修改日期：2015-02-28

中圖分類號：TN91；TN74

文獻(xiàn)標(biāo)識碼：A

文章編號：1005-9490（2016）01-0062-05