彭詠龍， 朱勁波， 李亞斌

(1.華北電力大學(xué)電氣與電子工程學(xué)院，河北保定071003；2.國(guó)網(wǎng)銅陵供電公司，安徽銅陵244000)

基于FPGA實(shí)現(xiàn)的變PI參數(shù)全數(shù)字鎖相環(huán)

彭詠龍1， 朱勁波2， 李亞斌1

(1.華北電力大學(xué)電氣與電子工程學(xué)院，河北保定071003；2.國(guó)網(wǎng)銅陵供電公司，安徽銅陵244000)

提出了一種變比例積分(PI)參數(shù)的全數(shù)字鎖相環(huán)。與傳統(tǒng)數(shù)字鎖相環(huán)相比，該鎖相環(huán)可根據(jù)相位誤差的大小，自動(dòng)調(diào)整PI參數(shù)，在保證系統(tǒng)穩(wěn)定的前提下，提高了鎖相的速度；同時(shí)由于環(huán)路采用比例積分控制，鎖相環(huán)穩(wěn)態(tài)無(wú)靜差，輸出抖動(dòng)小。對(duì)提出的全數(shù)字鎖相環(huán)進(jìn)行了理論分析，并通過(guò)Quartus II軟件仿真和現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的硬件實(shí)驗(yàn)對(duì)該鎖相環(huán)的性能進(jìn)行了驗(yàn)證。實(shí)驗(yàn)表明，該數(shù)字鎖相環(huán)鎖相范圍大、速度快、精度高，可用于有快速同步需求的場(chǎng)合，如新能源并網(wǎng)控制、脈寬調(diào)制整流器(PWM)。

全數(shù)字鎖相環(huán)；變PI參數(shù)控制；FPGA；同步信號(hào)

隨著電力電子技術(shù)的發(fā)展，在新能源并網(wǎng)、脈寬調(diào)制整流器(PWM)等應(yīng)用場(chǎng)合，迅速而準(zhǔn)確獲得電網(wǎng)的頻率和相位信息對(duì)系統(tǒng)的控制以及穩(wěn)定運(yùn)行至關(guān)重要[1-3]。對(duì)于需要進(jìn)行dq坐標(biāo)變換的控制系統(tǒng)中，鎖相環(huán)是一種有效的手段?；陔娏?電壓)過(guò)零點(diǎn)的信息，更加易于實(shí)現(xiàn)且成本較低，全數(shù)字鎖相環(huán)由于精度高、穩(wěn)定性好和便于集成而被廣泛應(yīng)用[2-3]。

傳統(tǒng)的模擬鎖相環(huán)精度低，存在直流零點(diǎn)漂移、器件飽和以及易受電源和環(huán)境溫度變化等缺點(diǎn)，限制了其發(fā)展前景。文獻(xiàn)[4]給出了自采樣比例積分控制實(shí)現(xiàn)全數(shù)字鎖相環(huán)，由于使用比例積分結(jié)構(gòu)，沒(méi)有靜態(tài)誤差，并可實(shí)現(xiàn)快速鎖相，可在12個(gè)周期實(shí)現(xiàn)快速鎖相。但是鎖定速度與輸入頻率成正比，在頻率較低時(shí)，動(dòng)態(tài)鎖定時(shí)間很長(zhǎng)。文獻(xiàn)[5]提出了基于前饋鑒相的比例積分?jǐn)?shù)字鎖相環(huán)，通過(guò)前饋鑒相使得中心頻率可變，擴(kuò)大了鎖相環(huán)的鎖相范圍。

本文提出了一種比例積分控制的可變PI參數(shù)的全數(shù)字鎖相環(huán)(ADPLL)。該ADPLL采用了變PI參數(shù)的控制器，可根據(jù)相位誤差大小實(shí)時(shí)調(diào)整PI參數(shù)，頻率較低和相位差較大時(shí)，在保證系統(tǒng)穩(wěn)定的前提下，加快了鎖相速度，由于環(huán)路本身采用比例積分結(jié)構(gòu)并加入環(huán)路濾波器，使得相位輸出沒(méi)有誤差，并可以很好抑制干擾噪聲，可用于需要快速獲得頻率和相位的場(chǎng)合。

1 ADPLL的系統(tǒng)結(jié)構(gòu)和工作原理

1.1 數(shù)字鎖相環(huán)系統(tǒng)構(gòu)成

本文提出的全數(shù)字鎖相環(huán)由五部分組成：雙D數(shù)字鑒相器(DPD)、數(shù)字序列濾波器、變參數(shù)PI控制器(DLF)、可控?cái)?shù)字壓控振蕩器(DCO)和M分頻器，系統(tǒng)構(gòu)成如圖1所示。

數(shù)字鑒相器的種類(lèi)有很多種[6]，本文采用雙D觸發(fā)器組成的鑒相器，該鑒相器結(jié)構(gòu)簡(jiǎn)單，鑒相范圍廣(－π～π)，能夠滿(mǎn)足要求。由于鑒相器輸出的是高低脈沖信號(hào)，需要后接數(shù)字序列濾波器濾出干擾脈沖和消除噪聲，數(shù)字序列濾波器一般有兩種：“隨機(jī)徘徊”(K計(jì)數(shù)器)和“N先于M”濾波器，本文采用“隨機(jī)徘徊”(K計(jì)數(shù)器)濾波器，該濾波器是無(wú)墮性的，僅起濾噪抗干擾作用。變PI參數(shù)控制器為鎖相環(huán)的數(shù)字環(huán)路濾波器(DLF)和模擬鎖相環(huán)中的環(huán)路濾波器相當(dāng)，都對(duì)噪聲和高頻分量起到抑制作用，并且決定著環(huán)路的相位校正速度和精度。DCO本質(zhì)上是一個(gè)可編程數(shù)字分頻器，根據(jù)變參數(shù)PI控制器輸出的控制值對(duì)主振時(shí)鐘脈沖進(jìn)行計(jì)數(shù)分頻。M分頻器對(duì)輸出信號(hào)進(jìn)行M分頻，分頻結(jié)果反饋給雙D鑒相器，進(jìn)行鑒相處理。

圖1 自采樣比例積分?jǐn)?shù)字鎖相環(huán)的結(jié)構(gòu)

1.2 工作原理

在數(shù)字鎖相環(huán)中，過(guò)零檢測(cè)電路對(duì)電網(wǎng)電壓信號(hào)進(jìn)行檢測(cè)，產(chǎn)生高低電平脈沖序列，也就是輸入信號(hào)，雙D鑒相器對(duì)輸入信號(hào)和反饋信號(hào)進(jìn)行相位比較，輸出高低脈沖序列，電平的脈沖寬度和輸入信號(hào)的相位誤差是成比例的。數(shù)字序列濾波器一方面對(duì)相位誤差信號(hào)進(jìn)行計(jì)算，另一方面用于消除輸入信號(hào)的噪聲和干擾的影響。當(dāng)高時(shí)，進(jìn)行加計(jì)數(shù)，若計(jì)數(shù)器溢出，則向PI控制器產(chǎn)生一個(gè)加脈沖，同時(shí)K計(jì)數(shù)器進(jìn)行復(fù)位重新計(jì)數(shù)；當(dāng)?shù)蜁r(shí)，進(jìn)行減計(jì)數(shù)，若計(jì)數(shù)值減為零時(shí)，則向PI控制器產(chǎn)生一個(gè)減脈沖，一個(gè)周期內(nèi)，數(shù)字序列濾波器產(chǎn)生的加減脈沖的個(gè)數(shù)差就表示兩個(gè)輸入信號(hào)相位誤差的大小，而干擾和噪聲是隨機(jī)的，所以產(chǎn)生的加減脈沖數(shù)是相等的，從而使環(huán)路有很好的抗擾能力。

2 數(shù)字鎖相環(huán)理論分析

2.1 鎖相環(huán)的數(shù)學(xué)模型

全數(shù)字鎖相環(huán)的數(shù)學(xué)模型如圖2所示[4]，θin()為輸入信號(hào)的相位；θdco()為輸出信號(hào)的相位；θf(wàn)ed()是反饋信號(hào)的相位；分別是雙D鑒相器、環(huán)路濾波器、變PI控制器、可控分頻器、M分頻器的傳遞函數(shù)。

圖2 數(shù)字鎖相環(huán)的數(shù)學(xué)模型

變參數(shù)比例積分控制器的傳遞函數(shù)為：

反饋回路M分頻器的傳遞函數(shù)為：

當(dāng)鎖相環(huán)在鎖定點(diǎn)附近時(shí)，數(shù)字鎖相環(huán)的閉環(huán)傳遞函數(shù)可線(xiàn)性化為：

該二階系統(tǒng)的自然諧振頻率為：

系統(tǒng)阻尼系數(shù)為：

文獻(xiàn)[4，7]對(duì)數(shù)字鎖相環(huán)的數(shù)學(xué)模型以及各部分的傳遞函數(shù)進(jìn)行了詳細(xì)分析，得出系統(tǒng)是典型的二階系統(tǒng)，只要系統(tǒng)特征多項(xiàng)式系數(shù)不為零，系統(tǒng)就能很容易局部穩(wěn)定。此外，鎖相趨于穩(wěn)定的時(shí)間和被鎖信號(hào)的周期成正比，即當(dāng)輸入信號(hào)的頻率較低時(shí)，動(dòng)態(tài)鎖定的時(shí)間相對(duì)較長(zhǎng)。鑒于以上特點(diǎn)，本文采用變PI參數(shù)的控制器，可以較好解決頻率較低時(shí)的快速鎖相問(wèn)題。

2.2 變PI參數(shù)控制器

積分系數(shù)的期望變化規(guī)律：當(dāng)偏差信號(hào)很大時(shí)，積分系數(shù)不能太大，這樣可減小超調(diào)，防止系統(tǒng)發(fā)生振蕩，當(dāng)系統(tǒng)誤差較小時(shí)，增大積分系數(shù)，從而可以減小系統(tǒng)的靜態(tài)誤差。積分系數(shù)設(shè)為：

圖3 系統(tǒng)不同PI參數(shù)的階躍響應(yīng)仿真圖

此外，為了防止控制器積分飽和，還要對(duì)PI控制器的輸出進(jìn)行限幅控制。分段線(xiàn)性后的變PI參數(shù)的全數(shù)字鎖相環(huán)的FPGA程序流程圖如圖4所示。

3 硬件仿真和實(shí)驗(yàn)

本設(shè)計(jì)采用Verilog HDL硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)，以Quartus II軟件和Modelsim 6.6d仿真軟件作為設(shè)計(jì)平臺(tái)，最后用Cyclone II-EP2C5Q208C8 FPGA芯片完成設(shè)計(jì)，芯片的時(shí)鐘頻率為50 MHz，頻率跟蹤鎖定范圍設(shè)計(jì)為850 Hz～15 kHz。環(huán)路濾波器的計(jì)數(shù)器取值為16，為了方便M分頻器取值為1，和的取值如圖4所示。

圖4 變參數(shù)FPGA程序流程圖

圖5 動(dòng)態(tài)鎖定仿真波形(=5 kHz)

圖6 動(dòng)態(tài)鎖定仿真波形(=10 kHz)

圖7 頻率階躍時(shí)的動(dòng)態(tài)鎖定仿真(由10 kHz階躍到8 kHz)

圖8～圖9為該數(shù)字鎖相環(huán)在FPGA器件上實(shí)現(xiàn)的實(shí)驗(yàn)波形。圖8為當(dāng)輸入信號(hào)為10 kHz且相位差約為180°時(shí)，數(shù)字鎖相環(huán)對(duì)輸入信號(hào)的動(dòng)態(tài)跟蹤實(shí)驗(yàn)波形，鎖定周期為10個(gè)輸入信號(hào)周期；圖9為穩(wěn)態(tài)時(shí)兩信號(hào)的細(xì)化波形，穩(wěn)態(tài)時(shí)最大誤差2個(gè)主時(shí)鐘周期。通過(guò)實(shí)驗(yàn)可知該鎖相環(huán)不但有很好的鎖定速度，還有很好的穩(wěn)態(tài)精度，而且實(shí)現(xiàn)簡(jiǎn)單，能滿(mǎn)足實(shí)際工程需要。

圖8 輸入信號(hào)10 kHz的動(dòng)態(tài)鎖定實(shí)驗(yàn)波形

圖9 穩(wěn)定實(shí)驗(yàn)波形

4 結(jié)論

本文提出了變PI參數(shù)的自采樣比例積分全數(shù)字鎖相環(huán)，由于采用變參數(shù)系統(tǒng)，該系統(tǒng)不僅能快速鎖定，而且還有很好的穩(wěn)態(tài)精度，減小了輸出抖動(dòng)。同時(shí)，電路實(shí)現(xiàn)簡(jiǎn)單，參數(shù)配置容易，硬件資源消耗少。理論分析、軟件仿真和實(shí)驗(yàn)結(jié)果表明該鎖相環(huán)的性能優(yōu)于普通的數(shù)字鎖相環(huán)。該ADPLL易于實(shí)現(xiàn)，成本較低，可方便地嵌入到FPGA組成的數(shù)字控制系統(tǒng)中，適用于需要快速同步信號(hào)的場(chǎng)合，如新能源并網(wǎng)、UPS電源、PWM整流器系統(tǒng)。

[1]劉暉.基于數(shù)字化鎖相技術(shù)的應(yīng)急電源快速切換的研究[J].電源技術(shù)應(yīng)用，2008(6)：40-43.

[2]鄭飛，費(fèi)樹(shù)岷，周杏鵬，等.基于FPGA數(shù)字鎖相環(huán)的光伏并網(wǎng)控制[J].電力電子技術(shù)，2010，44(6)：53-54.

[3]史旺旺，劉超.基于PWM整流器模型的三相系統(tǒng)全數(shù)字鎖相環(huán)[J].電源技術(shù)，2011，35(6)：714-716.

[4]GUO X，WU W，CHEN Z.Multiple-complex coefficient-filterbased phase-locked loop and synchronization techniquefor three-phase grid-interfaced converters in distributed utility net works[J].IEEE Transactions on Industrial Electronics，2011，58 (4):1194-1204.

[5]張志文，郭斌，羅隆福，等.用于SVC數(shù)控系統(tǒng)的數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)[J].電力系統(tǒng)及其自動(dòng)化學(xué)報(bào)，2011，23(1)：103-107.

[6]李亞斌，彭詠龍，李和明.自采樣比例積分控制全數(shù)字鎖相環(huán)的性能分析和實(shí)現(xiàn)[J].中國(guó)電機(jī)工程學(xué)報(bào)，2005，25(18)：64-69.

[7]肖帥，孫建波，耿華，等.基于FPGA實(shí)現(xiàn)的可變模全數(shù)字鎖相環(huán)[J].電工技術(shù)學(xué)報(bào)，2012，27(4)：153-158.

[8]龐浩，俎云霄，王贊基.一種新型的全數(shù)字鎖相環(huán)[J].中國(guó)電機(jī)工程學(xué)報(bào)，2003，23(2)：37-41.

Implementation of variable PI parameter control digital phase-locked loop based on FPGA

All digital phase-locked loop (ADPLL)with self-sampling variable PI(proportional integral)parameter control was introduced. Compared with the traditional digital phase-locked loop， the phase-locked loop can automatically adjust the parameters according to the size of the phase error，improving the tracking;the adoption of PI control make the ADPLL steady state and have no error and low output jitter.Theoretical analysis， dynamic results of simulation and field programmable gate array(FPGA)experiments were presented，which show and verify that this ADPLL has wide tracking scope，fast tracking speed，excellent accuracy and flexible control characteristics，and can be used for fast synchronization occasion， such as new energy grid control and pulse width modulation rectifier(PWM).

all digital phase-locked loop (ADPLL);variable PI parameter control;field programmable gate array (FPGA);synchronized signal

TM 461

A

1002-087 X(2016)04-0906-04

2015-09-13

彭詠龍(1966—)，男，湖南省人，副教授，主要研究方向?yàn)殡娏﹄娮釉陔娏ο到y(tǒng)中的應(yīng)用。