郭 維， 楊 武， 黃 琨， 錢思佑

(中國(guó)電子科技集團(tuán)公司第二十四研究所， 重慶 400060)

彈載雷達(dá)信號(hào)處理芯片的研制與測(cè)試

郭 維， 楊 武， 黃 琨， 錢思佑

(中國(guó)電子科技集團(tuán)公司第二十四研究所， 重慶 400060)

為滿足單脈沖雷達(dá)導(dǎo)引頭的國(guó)產(chǎn)化與小型化需求，基于國(guó)內(nèi)自主微電子工藝線研制了一款雷達(dá)信號(hào)處理專用集成電路(ASIC)。該芯片集成了和差轉(zhuǎn)換、數(shù)字下變頻、載體速度補(bǔ)償、脈沖壓縮等電路。在外接SRAM的情況下，芯片還可以完成動(dòng)目標(biāo)檢測(cè)運(yùn)算。通過(guò)片上集成的EMIF與SPI接口，可以完成對(duì)芯片功能參數(shù)的配置，進(jìn)而適應(yīng)不同的應(yīng)用環(huán)境。經(jīng)過(guò)對(duì)芯片的功能測(cè)試，在100 MHz輸入時(shí)鐘下，該芯片的功能與設(shè)計(jì)需求相符。相對(duì)于基于FPGA平臺(tái)的雷達(dá)信號(hào)處理電路，該電路具有更小的體積與更低的功耗，為彈載雷達(dá)信號(hào)處理提供了新的解決方案。

集成電路； 脈沖壓縮； 信號(hào)處理

0 引言

脈沖雷達(dá)信號(hào)的時(shí)寬帶寬積約等于1，所以脈沖雷達(dá)的距離分辨率與作用距離成了相互矛盾的指標(biāo)[1]。上世紀(jì)70年代出現(xiàn)的脈沖壓縮體制雷達(dá)，發(fā)射波采用寬脈沖，接收時(shí)采用脈沖壓縮技術(shù)獲得窄脈沖，使雷達(dá)信號(hào)的時(shí)寬帶寬積遠(yuǎn)大于1，能同時(shí)獲得較遠(yuǎn)的作用距離與較高的距離分辨率[1-2]。

使用脈沖壓縮技術(shù)的單脈沖雷達(dá)已經(jīng)在彈載雷達(dá)領(lǐng)域得到了廣泛應(yīng)用。單脈沖是通過(guò)比較多個(gè)天線波束內(nèi)同時(shí)接收到的信號(hào)，來(lái)獲得目標(biāo)角度位置信息的一項(xiàng)雷達(dá)技術(shù)。相對(duì)于圓錐掃描雷達(dá)，單脈沖雷達(dá)具有更高的測(cè)量效率與數(shù)據(jù)率，基本上無(wú)目標(biāo)閃爍效應(yīng)并增強(qiáng)了抗干擾性[3]。

目前，脈沖壓縮等運(yùn)算量較大的雷達(dá)信號(hào)處理任務(wù)主要基于FPGA平臺(tái)實(shí)現(xiàn)，比如脈沖電路中的匹配濾波器需要使用大量的乘法器[2-4]。除了硬件資源消耗量大之外，為了縮短雷達(dá)運(yùn)算時(shí)間，雷達(dá)信號(hào)處理電路的工作速度也比較高。

為了實(shí)現(xiàn)單脈沖體制，雷達(dá)信號(hào)處理電路需要在一個(gè)脈沖重復(fù)周期(PRT)內(nèi)實(shí)現(xiàn)對(duì)和、方位差、俯仰差這三個(gè)通道輸入信號(hào)的運(yùn)算，進(jìn)一步提

高了對(duì)電路運(yùn)算能力的要求。因此，脈沖壓縮電路對(duì)運(yùn)算資源的需求導(dǎo)致其實(shí)現(xiàn)平臺(tái)一般是高性能FPGA。然而，高性能FPGA主要由外國(guó)公司生產(chǎn)，不利于實(shí)現(xiàn)裝備國(guó)產(chǎn)化。

本文基于彈載單脈沖雷達(dá)信號(hào)處理電路國(guó)產(chǎn)化的需求，基于國(guó)內(nèi)工藝線，研制了一款雷達(dá)信號(hào)處理專用集成電路(ASIC)。該電路以單芯片方案實(shí)現(xiàn)了和差轉(zhuǎn)換、數(shù)字下變頻、脈沖壓縮算法。在外接SRAM時(shí)，芯片還可以完成動(dòng)目標(biāo)檢測(cè)(MTD)運(yùn)算。芯片功能具有靈活的可配置能力，確保電路適應(yīng)不同的工作場(chǎng)景。

1 架構(gòu)設(shè)計(jì)

根據(jù)單脈沖雷達(dá)回波信號(hào)特點(diǎn)，設(shè)計(jì)了芯片的架構(gòu)，框圖如圖1所示。芯片輸入為四通道16位并口輸入。四個(gè)輸入通道分別對(duì)應(yīng)單脈沖雷達(dá)接收天線的四個(gè)象限。芯片運(yùn)算的結(jié)果通過(guò)EMIF接口發(fā)送給DSP。片內(nèi)控制寄存器均通過(guò)SPI接口進(jìn)行配置。

受制于射頻電路與ADC工藝誤差的影響，芯片四個(gè)輸入信號(hào)通道存在增益與相移偏差。為了抑制上述偏差對(duì)和差運(yùn)算的影響，在FIFO中加入了通道校正電路。校正通過(guò)簡(jiǎn)單的復(fù)數(shù)乘法器實(shí)現(xiàn)，如式1所示。其他三個(gè)通道的校正與A通道類似，每個(gè)通道的校正系數(shù)均通過(guò)SPI進(jìn)行配置。

圖1 雷達(dá)信號(hào)處理芯片結(jié)構(gòu)框圖

A1=Acoff_re+jAcoff_im

(1)

和差轉(zhuǎn)換電路將四通道輸入轉(zhuǎn)換成和通道：A1+B1+C1+D1、方位差通道：(A1+C1)-(B1+D1)以及俯仰差通道：(A1+B1)-(C1+D1)共三個(gè)通道輸出。本文使用數(shù)字和差運(yùn)算電路，代替了模擬和差電路(比如雙T插頭)，數(shù)字方案的優(yōu)點(diǎn)是沒(méi)有插入損耗，并且體積更小。

三個(gè)數(shù)字下變頻電路(DDC)負(fù)責(zé)實(shí)現(xiàn)將三通道的數(shù)字中頻信號(hào)轉(zhuǎn)化為數(shù)字視頻信號(hào)[4-5]。

由于脈沖壓縮與相參積累電路消耗的硬件資源較多，面積較大，所以采用分時(shí)復(fù)用的方案，使用片內(nèi)RAM存儲(chǔ)三通道視頻信號(hào)，之后再分時(shí)發(fā)送給脈沖壓縮與MTD電路。為了增強(qiáng)系統(tǒng)的動(dòng)態(tài)范圍與使用靈活性，脈沖壓縮與MTD電路均為浮點(diǎn)運(yùn)算電路，數(shù)據(jù)格式為標(biāo)準(zhǔn)的IEEE單精度浮點(diǎn)數(shù)。芯片的定點(diǎn)數(shù)轉(zhuǎn)浮點(diǎn)數(shù)電路集成在分時(shí)復(fù)用電路之中。

脈沖壓縮電路的脈壓系數(shù)由外部DSP生成，并通過(guò)EMIF接口寫入到片內(nèi)的匹配系數(shù)存儲(chǔ)器中。除了脈壓系數(shù)外，其它的芯片配置信息，如抽取率、濾波器系數(shù)、脈壓點(diǎn)數(shù)等功能參數(shù)均通過(guò)SPI寫入。本芯片SPI端口電路的工作時(shí)鐘按照100MHz設(shè)計(jì)，通過(guò)提升SPI速度來(lái)縮短配置時(shí)間。

除了主動(dòng)探測(cè)模式外，當(dāng)外部干擾信號(hào)遠(yuǎn)大于雷達(dá)回波信號(hào)時(shí)，通過(guò)修改SPI配置，脈沖壓縮與相參積累電路可以被旁路，三通道DDC輸出分時(shí)通過(guò)EMIF接口發(fā)送給后續(xù)電路，為實(shí)現(xiàn)對(duì)干擾源的干涉測(cè)向提供運(yùn)算數(shù)據(jù)。

2 關(guān)鍵電路設(shè)計(jì)

2.1 DDC設(shè)計(jì)

DDC結(jié)構(gòu)，如圖2所示。DDC包含混頻與抽取濾波兩個(gè)功能。由于彈體與目標(biāo)之間存在相對(duì)運(yùn)動(dòng)，DDC輸入信號(hào)的載波頻率為f0+fd+ft，其中f0為中頻頻率，fd為彈體運(yùn)動(dòng)產(chǎn)生的多普勒頻率，ft為目標(biāo)運(yùn)動(dòng)產(chǎn)生的多普勒頻率。如果多普勒頻率過(guò)大，會(huì)降低后續(xù)電路的增益。尤其是當(dāng)雷達(dá)使用相位編碼信號(hào)時(shí)，其脈壓結(jié)果對(duì)多普勒頻率非常敏感。雖然在實(shí)際應(yīng)用中目標(biāo)速度未知，但是彈體的速度可以較容易的從彈載慣導(dǎo)系統(tǒng)中獲得。因此芯片在外部提供彈體多普勒頻率的基礎(chǔ)上，可以在混頻器過(guò)程中實(shí)現(xiàn)頻率補(bǔ)償。

DDC中包含兩個(gè)NCO，分別用來(lái)產(chǎn)生中頻載波與彈體多普勒載波，兩個(gè)NCO結(jié)構(gòu)相同，均采用查表法結(jié)合級(jí)數(shù)展開(kāi)法實(shí)現(xiàn)，兼顧運(yùn)算速度與資源消耗[8]。NCO2包含一個(gè)針對(duì)相位累加器的復(fù)位信號(hào)clr，clr生效時(shí)NCO2的相位累加器維持保持在零相位。

根據(jù)SPI配置情況，65階抽取濾波器可以實(shí)現(xiàn)1/2/4/8/16倍抽取。濾波器系數(shù)同樣可以通過(guò)SPI進(jìn)行配置。濾波器采用多相結(jié)構(gòu)設(shè)計(jì)，相關(guān)技術(shù)已經(jīng)成熟[5]，不再贅述。

2.2 脈沖壓縮電路設(shè)計(jì)

本項(xiàng)目中，脈沖壓縮點(diǎn)數(shù)可配置，有6種模式可以選擇，分別是512、1 024、2 048、4 096、8 192以及16 384點(diǎn)。對(duì)于N點(diǎn)脈沖壓縮，采用時(shí)域匹配濾波需要N2個(gè)乘法器，采用頻譜匹配濾波的話則需要2×N×logN個(gè)乘法器。為了節(jié)約硬件資源，縮短運(yùn)算時(shí)間，本芯片使用頻域脈沖壓縮算法。脈沖壓縮電路的結(jié)構(gòu)，如圖3所示。FFT與IFFT電路均采用基2算法[6]。

圖3 脈沖壓縮電路結(jié)構(gòu)圖

脈沖壓縮電路的匹配系數(shù)需要從外部配置，系數(shù)均為頻域系數(shù)，并存儲(chǔ)在片內(nèi)的脈壓系數(shù)存儲(chǔ)器之中。脈壓系數(shù)存儲(chǔ)器結(jié)構(gòu)，如圖4所示，存儲(chǔ)器內(nèi)含兩塊RAM，以實(shí)現(xiàn)讀寫乒乓操作，每塊RAM最多可以存儲(chǔ)16 384對(duì)復(fù)數(shù)碼，以便雷達(dá)系統(tǒng)可以快速切換碼型，甚至實(shí)現(xiàn)脈間碼型切換。

圖4 脈壓系數(shù)存儲(chǔ)器框圖

當(dāng)存在多普勒頻移時(shí)，在脈沖壓縮運(yùn)算的結(jié)果中，每個(gè)脈沖回波會(huì)因?yàn)檩d體自身運(yùn)動(dòng)而產(chǎn)生相位差，如果不加以補(bǔ)償，同樣會(huì)降低后續(xù)相參積累的增益，進(jìn)而降低雷達(dá)系統(tǒng)靈敏度[7]。電路的載體動(dòng)態(tài)補(bǔ)償同樣在頻域進(jìn)行，補(bǔ)償系數(shù)表達(dá)式為

式中：n為脈沖序號(hào)；i為頻率序號(hào)；fi=i×數(shù)據(jù)率/脈壓點(diǎn)數(shù)；T為脈沖重復(fù)周期。

圖5為動(dòng)態(tài)補(bǔ)償試驗(yàn)結(jié)果圖。試驗(yàn)條件為，目標(biāo)靜止，雷達(dá)運(yùn)動(dòng)。從圖中可以發(fā)現(xiàn)，由于雷達(dá)與目標(biāo)的相對(duì)運(yùn)動(dòng)，每個(gè)雷達(dá)脈沖回波脈壓結(jié)果的峰值位置發(fā)生了變化。當(dāng)進(jìn)行后續(xù)相參積累運(yùn)算時(shí)，由于每個(gè)脈沖回波峰值不在同一個(gè)距離單元內(nèi)，所以積累效果會(huì)減弱。而通過(guò)動(dòng)態(tài)補(bǔ)償后，載體運(yùn)動(dòng)對(duì)脈壓結(jié)果峰值位置的影響被消除，進(jìn)而增加了后續(xù)MTD電路的積累效果。

圖5 動(dòng)態(tài)補(bǔ)償效果圖

2.3 MTD電路設(shè)計(jì)

彈載雷達(dá)檢測(cè)的目標(biāo)，通常是飛機(jī)、導(dǎo)彈、艦艇、車輛等具有速度的物體。雷達(dá)工作時(shí)，常常受到地面、建筑、海浪、氣象等雜波的干擾。由于雜波產(chǎn)生源的速度遠(yuǎn)遠(yuǎn)小于期望目標(biāo)的速度，而速度的差異會(huì)引起雷達(dá)回波頻率的變化。動(dòng)目標(biāo)檢測(cè)(MTD)技術(shù)就是利用的目標(biāo)回波與雜波之間的頻率差異，將動(dòng)目標(biāo)檢測(cè)出來(lái)。相對(duì)于MTI(動(dòng)目標(biāo)顯示)，MTD不僅可以區(qū)分動(dòng)目標(biāo)回波與靜止雜波，還能完成相參積累功能，進(jìn)一步提升信噪比[1]。

因?yàn)槟繕?biāo)運(yùn)動(dòng)產(chǎn)生的多普勒頻率無(wú)法預(yù)先確定，所以工程中使用多個(gè)截止頻率部分重疊的窄帶濾波器組來(lái)覆蓋整個(gè)多普勒頻率范圍。窄帶多普勒濾波器組有兩種實(shí)現(xiàn)方案：一種是在時(shí)域使用FIR濾波器實(shí)現(xiàn)；另一種是使用FFT在頻域?qū)崿F(xiàn)濾波器組。由于FIR濾波器方案需要使用大量乘法器，所以在積累脈沖數(shù)較多的情況下，使用頻域方案更節(jié)約硬件資源。

圖6為由多個(gè)脈沖的脈壓結(jié)果數(shù)據(jù)組成的矩陣，該矩陣每行表示一個(gè)雷達(dá)脈沖的脈沖壓縮結(jié)果。該矩陣共有n個(gè)脈沖，脈沖壓縮點(diǎn)數(shù)為m點(diǎn)。

圖6 多脈沖脈壓運(yùn)算結(jié)果矩陣

在不考慮噪聲與干擾的前提下，對(duì)于靜止目標(biāo)來(lái)說(shuō)，每個(gè)雷達(dá)回波相同，即每行數(shù)據(jù)應(yīng)該相同。而對(duì)于動(dòng)目標(biāo)，每行雷達(dá)回波的相位與幅度會(huì)發(fā)生改變。MTD的多普勒濾波器組的輸入就是該矩陣的列向量。進(jìn)行MTD運(yùn)算時(shí)，需要對(duì)n個(gè)位于同一距離上的數(shù)據(jù)進(jìn)行FFT變換，整個(gè)操作應(yīng)該遍歷整個(gè)距離波門。

本項(xiàng)目中，將使用點(diǎn)數(shù)8～128可配置的浮點(diǎn)FFT作為多普勒濾波器組。MTD運(yùn)算需要大容量的存儲(chǔ)電路來(lái)存儲(chǔ)多個(gè)雷達(dá)脈沖的脈壓運(yùn)算結(jié)果，如果在片內(nèi)集成MTD運(yùn)算所需要的RAM，會(huì)造成芯片面積過(guò)大，進(jìn)而增加芯片的生產(chǎn)與封裝難度，降低成品率。因此，本芯片采用SRAM外置的方案。芯片包含兩個(gè)SRAM讀寫接口，實(shí)現(xiàn)對(duì)兩塊片外SRAM的讀寫乒乓操作。在MTD運(yùn)算時(shí)，一塊SRAM用于存儲(chǔ)當(dāng)前幀的脈壓結(jié)果，另一塊SRAM用來(lái)將上一幀的脈壓結(jié)果輸出給FFT電路。

圖7 MTD電路結(jié)構(gòu)示意圖

2.4 后端設(shè)計(jì)

芯片的FFT、匹配系數(shù)存儲(chǔ)器、輸出緩存等模塊需要使用大量RAM。本項(xiàng)目中的RAM均是由Memory Compiler軟件生成的單端口RAM。經(jīng)過(guò)試驗(yàn)后發(fā)現(xiàn)，在容量相同的情況下，單端口RAM的面積只有雙端口RAM的一半左右，因此本文使用單端口RAM。

本文基于國(guó)內(nèi)130 nm工藝線進(jìn)行后端設(shè)計(jì)。完成RTL代碼的功能驗(yàn)證與可綜合性檢查后，本文采用Top down的綜合策略對(duì)RTL代碼新進(jìn)行綜合，芯片外形設(shè)置為長(zhǎng)方形，邏輯綜合時(shí)鐘冗余設(shè)置為6%。綜合后的芯片尺寸為4.9 mm×9 mm。通過(guò)軟件仿真評(píng)估，在100 MHz的工作時(shí)鐘下，芯片功耗小于800 mW。

芯片的數(shù)字內(nèi)核與IO端口的工作電壓分別是1.3 V與3.3 V。設(shè)置了18對(duì)電源-地管腳為數(shù)字內(nèi)核供電，另有34對(duì)電源-地管腳為IO端口供電。依據(jù)供電IO單元布局和片內(nèi)模塊的手動(dòng)布局，結(jié)合設(shè)計(jì)供電要求與電源地IR drop低于5%的指標(biāo)，在保證給芯片完整供電的基礎(chǔ)上，power的布局結(jié)果如圖8所示。其中水平電源橋?yàn)轫攲咏饘賂M1，垂直電源橋?yàn)轫攲咏饘傧聦咏饘費(fèi)ETAL6，寬度均為12 μm。

圖8 power布局

使用redhawk軟件中對(duì)芯片的多種工作模式進(jìn)行IR drop的分析，分析得到的IR drop均小于5%。

3 芯片測(cè)試

芯片管腳總數(shù)為322個(gè)，管腳采用雙列布局，為了降低測(cè)試成本，本文沒(méi)有對(duì)芯片進(jìn)行封裝，而是用COB方式，將芯片直接鍵合在一塊轉(zhuǎn)接PCB板上。

圖9 芯片照片(左)與COB后的芯片電路板(右)

專門為芯片的功能測(cè)試開(kāi)發(fā)了一套測(cè)試系統(tǒng)，其結(jié)構(gòu)如圖10所示?？刂齐娐钒逡砸粔KFPGA(SPARTAN3)為核心，產(chǎn)生信號(hào)源電路板與信號(hào)處理芯片的工作時(shí)鐘，時(shí)鐘頻率為100 MHz。同時(shí)，產(chǎn)生與工作時(shí)鐘相干的波門信號(hào)與復(fù)位信號(hào)。波門信號(hào)、復(fù)位信號(hào)以及SPI配置信息的發(fā)送由上位機(jī)通過(guò)UART進(jìn)行控制。

圖10 芯片功能測(cè)試系統(tǒng)框圖

信號(hào)源電路板同樣以一塊FPGA為核心，其內(nèi)部固化了多組仿真用的四象限雷達(dá)回波中頻信號(hào)。仿真信號(hào)均根據(jù)距離、角度、速度等測(cè)試場(chǎng)景在上位機(jī)中生成，并燒錄在FPGA內(nèi)。當(dāng)信號(hào)源電路板接收到波門信號(hào)后，將存儲(chǔ)的數(shù)字中頻信號(hào)發(fā)送給雷達(dá)信號(hào)處理芯片。

雷達(dá)信號(hào)處理芯片在進(jìn)行數(shù)字下變頻、動(dòng)態(tài)補(bǔ)償、脈沖壓縮與MTD運(yùn)算后，將結(jié)果通過(guò)EMIF接口發(fā)送給DSP最小系統(tǒng)板，本文中的DSP選用TI的T6713。

DSP首先將接收到的MTD結(jié)果存儲(chǔ)在內(nèi)部RAM中，之后再通過(guò)JTAG接口將結(jié)果統(tǒng)一發(fā)送給上位機(jī)。DSP還負(fù)責(zé)向芯片配置脈壓系數(shù)，為了抑制脈壓結(jié)果的旁瓣，DSP生成匹配系數(shù)時(shí)加了漢明窗。DSP與芯片之間的EMIF接口使用burst模式工作，以縮減數(shù)據(jù)傳輸時(shí)間。

為了實(shí)現(xiàn)MTD運(yùn)算，測(cè)試系統(tǒng)為芯片配備了兩塊SRAM(GSI8321)，用于存儲(chǔ)多脈沖的脈壓數(shù)據(jù)。

在上位機(jī)中，利用Matlab軟件，根據(jù)MTD結(jié)果，繪制距離-速度圖，分析芯片運(yùn)算結(jié)果與仿真設(shè)置信息是否一致。

圖11 芯片測(cè)試系統(tǒng)實(shí)物圖

采用芯片測(cè)試系統(tǒng)對(duì)芯片功能做測(cè)試。本文以兩個(gè)測(cè)試試驗(yàn)為例?！霸囼?yàn)一”的環(huán)境為：4 096點(diǎn)脈沖壓縮，64點(diǎn)MTD，ADC采樣率100 MHz，中頻頻率70 MHz，信號(hào)脈寬80 μs，PRF為1 kHz，信號(hào)帶寬20 MHz，彈速600 m/s，目標(biāo)速度390 m/s，目標(biāo)初始距離4 250 m，DDC的抽取率設(shè)置為2倍?！霸囼?yàn)二”的環(huán)境與“試驗(yàn)一”相同，但是目標(biāo)速度為0 m/s。

DSP發(fā)送到上位機(jī)的MTD結(jié)果，如圖12與圖13所示，由于FIFO與DDC的相位延遲作用，在100 MHz在時(shí)鐘下，計(jì)算距離與實(shí)際距離之間有51 m的誤差，圖中已經(jīng)對(duì)相位延遲進(jìn)行了補(bǔ)償。MTD運(yùn)算得到的速度誤差、距離信息誤差范圍在雷達(dá)理論的距離分辨率與速度分辨率之內(nèi)。

圖12 對(duì)動(dòng)目標(biāo)的測(cè)試結(jié)果

圖13 對(duì)靜止目標(biāo)的測(cè)試結(jié)果

經(jīng)過(guò)試驗(yàn)測(cè)試，在100 MHz的正常工作時(shí)鐘下，芯片通過(guò)burst模式下的EMIF接口向DSP發(fā)送8 192個(gè)word耗時(shí)約82 μs。當(dāng)芯片工作模式為16 384點(diǎn)脈壓，64點(diǎn)MTD時(shí)，芯片完成三通道數(shù)據(jù)的全部運(yùn)算需要47 ms，即該模式下芯片支持的PRF>1.3 kHz。如果縮減脈壓點(diǎn)數(shù)，則芯片支持的PRF可以等比例上升，如芯片在2 048點(diǎn)脈壓下可以支持的最大PRF為10.4 kHz。

相對(duì)于采用FPGA平臺(tái)(Xilinx V6系列)的雷達(dá)信號(hào)處理方案，同樣運(yùn)算能力的彈載雷達(dá)信號(hào)處理芯片在功耗以及所占面積方面均占優(yōu)勢(shì)，如表1所示。

表1 方案對(duì)比

表1的測(cè)試條件為8 192點(diǎn)脈壓，64點(diǎn)MTD，脈寬80 μs，PRF=2 kHz。

4 結(jié)論

基于國(guó)內(nèi)自主工藝線研制了一款集成了和差轉(zhuǎn)換、數(shù)字下變頻、脈沖壓縮、動(dòng)態(tài)補(bǔ)償、MTD功能的數(shù)字芯片。通過(guò)修改芯片的功能參數(shù)，該芯片能夠適應(yīng)不同的應(yīng)用場(chǎng)景。相對(duì)于使用FPGA平臺(tái)的雷達(dá)信號(hào)處理電路，本文所述方案在體積、功耗上具有優(yōu)勢(shì)，為單脈沖雷達(dá)導(dǎo)引頭的國(guó)產(chǎn)化與小型化提供了解決方案。

隨著現(xiàn)代戰(zhàn)爭(zhēng)對(duì)雷達(dá)信號(hào)處理電路性能要求的提升，130 nm工藝芯片在運(yùn)行速度方面的劣勢(shì)已經(jīng)突出，未來(lái)將基于國(guó)內(nèi)更高水平的工藝設(shè)計(jì)高速雷達(dá)信號(hào)處理電路，滿足對(duì)寬帶雷達(dá)信號(hào)處理的要求。

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Development and Testing of Signal Processing Chip for Missile Borne Radar

GUOWei，YANGWu,HUANGKun,QIANSi-you

(No.24 Research Institute of CETC, Chongqing 400060, China)

In order to meet the requirements of localization and miniaturization of the monopulse radar seeker, a radar signal processing digital chip had been developed based on the domestic independent micro electronic processing line. The chip compose of difference conversion circuit, digital down conversion circuit, carrier velocity compensation circuit, pulse compression circuit, etc. With the help of external SRAMs, the chip can accomplish the operation of moving target detection. The chip function and parameters can be configured through the integrated EMIF and SPI interface, which ensure the chip can adapt to different application environments. After the function test of the chip with the 100 MHz input clock, the function of the chip is in conformity with the design requirements. Compared with the radar signal processing circuit based on the FPGA platform, the circuit has smaller volume and lower power consumption， which provides a new solution for the missile radar signal processing.

integrated circuit; pulse compression; signal processing

1671-0576(2016)04-0022-06

TN957.51

A

2016-08-15

國(guó)家863計(jì)劃項(xiàng)目(2012AA012303)

郭 維(1983-)，男，工程師，博士，主要從事雷達(dá)信號(hào)處理微系統(tǒng)研究；楊 武(1986-)，男，工程師，碩士，主要從事片上系統(tǒng)研究。