李 哲，田 澤，王世中，鄭 斐

(西安航空計(jì)算技術(shù)研究所 集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

基于PLB4總線的DDR3控制器的設(shè)計(jì)與優(yōu)化

李 哲，田 澤，王世中，鄭 斐

(西安航空計(jì)算技術(shù)研究所 集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

內(nèi)存是計(jì)算機(jī)系統(tǒng)的信息存儲(chǔ)部件，主設(shè)備與內(nèi)存間信息交換的速度是影響系統(tǒng)性能的關(guān)鍵因素。PLB總線是IBM提出的嵌入式總線標(biāo)準(zhǔn)，用于主設(shè)備與片內(nèi)存儲(chǔ)以及PCIE、DMA、SRIO等高速設(shè)備的互聯(lián)，在SoC設(shè)計(jì)中使用廣泛。該項(xiàng)目中DDR3作為從設(shè)備掛接到PLB4總線上，而選用的DDR3控制器IP核基于HIF接口，使用該IP核需要設(shè)計(jì)一套簡(jiǎn)單高效的總線橋邏輯，以滿足系統(tǒng)訪存性能要求。文中提出一種基于PLB4總線接口的DDR3控制器的設(shè)計(jì)方案，通過(guò)對(duì)數(shù)據(jù)流、控制流進(jìn)行深入分析，采用請(qǐng)求合并、多級(jí)流水、數(shù)據(jù)預(yù)測(cè)、地址與控制信息復(fù)用、讀數(shù)據(jù)亂序處理等方式，對(duì)訪存效率影響較大的總線橋進(jìn)行了速度和面積優(yōu)化。仿真證明，優(yōu)化后訪存性能得到顯著提升。

內(nèi)存；性能；速度；面積；優(yōu)化

0 引 言

在高性能SoC設(shè)計(jì)中，高速的片上總線和高效的片上內(nèi)存管理是不可或缺的組成部分。DDR3是由JEDEC制定的新一代DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)。在現(xiàn)行的各種總線標(biāo)準(zhǔn)中，IBM公司提出的CoreConnect總線結(jié)構(gòu)具有突出的性能和效率優(yōu)勢(shì)，能夠滿足日益復(fù)雜化和高速化的SoC設(shè)計(jì)要求，成為業(yè)內(nèi)標(biāo)準(zhǔn)總線之一。CoreConnect總線采用分級(jí)結(jié)構(gòu),分別通過(guò)PLB(Processor Local Bus)總線和OPB(On-chip Peripheral Bus)總線將高速設(shè)備與低速設(shè)備分離，同時(shí)把讀寫控制寄存器的總線操作獨(dú)立開來(lái)，形成單獨(dú)的DCR(Device Control Register)總線，大大減輕了數(shù)據(jù)總線的負(fù)載[1]。它支持各種傳輸操作，總線/事務(wù)分離以及地址流水化等功能，最大限度提升總線帶寬，從而提高系統(tǒng)性能[2]。

1 總體結(jié)構(gòu)設(shè)計(jì)

該項(xiàng)目需要設(shè)計(jì)滿足PLB4.6協(xié)議標(biāo)準(zhǔn)的總線接口，滿足DDR3協(xié)議規(guī)范的內(nèi)存控制器。DDR3控制器用于用戶訪問(wèn)片外DDR3 SDRAM存儲(chǔ)器芯片，它提供了用戶訪問(wèn)外部存儲(chǔ)器芯片的通道，支持片外SDRAM數(shù)據(jù)位寬度為64位。提供軟件可訪問(wèn)的DCR接口寄存器，用于根據(jù)不同外存芯片進(jìn)行大小、延遲等參數(shù)的配置，并能讀取存儲(chǔ)控制器的當(dāng)前狀態(tài)[3]。

為提高SoC設(shè)計(jì)效率，采用IP復(fù)用技術(shù)，從經(jīng)過(guò)硅驗(yàn)證的PLB4從設(shè)備IP核中剝離出PLB4從接口，選用成熟的DDR3標(biāo)準(zhǔn)IP核。需要做的主要工作就是從PLB4從接口到DDR3 IP核之間的轉(zhuǎn)接邏輯，如圖1所示，包括PLB4從接口模塊，DDRC控制器模塊，DDR PHY模塊。其中PLB4從接口模塊后端為MCIF(Memory Control InterFace)總線接口，MCIF總線是IBM公司定義的一種存儲(chǔ)器控制接口，DDRC模塊分為控制器和PHY兩大部分，DDR控制器的主機(jī)接口為HIF(Host InterFace)接口，控制器與PHY之間是標(biāo)準(zhǔn)的DFI(DDR PHY Interface)接口。其中DDRC和PHY內(nèi)部有可配置的寄存器，通過(guò)DCR接口訪問(wèn)。PLB4從接口模塊是DDR3控制器與PLB4總線的接口處理模塊，滿足PLB4的總線規(guī)范要求，可以接收、傳輸外部PLB4總線上的指令和數(shù)據(jù)，實(shí)現(xiàn)PLB主設(shè)備對(duì)DDR的訪問(wèn)。該從接口支持64/128位PLB主設(shè)備，支持的操作類型包括1～16字節(jié)單拍、4字、8字line操作和雙字、4字突發(fā)的PLB訪問(wèn)[4-5]。其中MCIF2HIF模塊，完成從PLB4接口到DDRC控制器核之間的命令和數(shù)據(jù)轉(zhuǎn)換。

圖1 總體結(jié)構(gòu)

2 MCIF2HIF模塊設(shè)計(jì)

由于PLB從接口后端為標(biāo)準(zhǔn)的MCIF接口，而DDRC控制器主機(jī)接口為HIF接口，需要該模塊實(shí)現(xiàn)MCIF到HIF的數(shù)據(jù)率匹配、時(shí)序映射和轉(zhuǎn)換功能。MCIF與HIF接口采用同步時(shí)鐘，該模塊的轉(zhuǎn)換效率對(duì)訪存效率影響很大，應(yīng)盡量減少轉(zhuǎn)換延遲。

2.1 接口時(shí)序

MCIF接口讀、寫操作時(shí)序如圖2所示。

HIF接口的讀、寫時(shí)序如圖3所示。

HIF在進(jìn)行寫操作時(shí)co_ih_rxcmd_valid有效同時(shí)寫地址與寫操作類型有效。ih_co_wdata_ptr_valid有效后表示讀操作請(qǐng)求得到響應(yīng)，然后可以發(fā)出寫數(shù)據(jù)。寫數(shù)據(jù)位寬為256位，一次寫操作可以發(fā)出2個(gè)256位的寫數(shù)據(jù)。co_wu_rxcmd_valid為高表示寫入數(shù)據(jù)有效，同寫數(shù)據(jù)一同發(fā)出的還有寫掩碼信號(hào)co_wu_rxdata_mask，用來(lái)表示傳輸?shù)膶?duì)應(yīng)字節(jié)。ih_co_stall為高時(shí)表示系統(tǒng)忙，直到ih_co_stall變低之前系統(tǒng)無(wú)法響應(yīng)新的請(qǐng)求[3]。

圖2 MCIF接口時(shí)序

圖3 HIF接口時(shí)序

HIF在進(jìn)行讀操作時(shí)co_ih_rxcmd_valid有效同時(shí)讀操作地址與讀操作類型有效。讀token信號(hào)co_ih_rxcmd_token有效，ih_co_hpr_credit有效后表示讀操作高優(yōu)先級(jí)信用有效，然后可以發(fā)出寫數(shù)據(jù)。讀數(shù)據(jù)位寬為256位，一次讀操作可以讀出2個(gè)256位的讀數(shù)據(jù)。ra_co_resp_valid為高表示讀出數(shù)據(jù)有效，同讀數(shù)據(jù)一同讀出的還有讀token信號(hào)ra_co_resp_token，用來(lái)表示讀出數(shù)據(jù)的token信息[3]。

2.2 數(shù)據(jù)及控制通路設(shè)計(jì)

由于HIF接口數(shù)據(jù)線為256 bit，而MICF接口數(shù)據(jù)線為128 bit，因此在寫操作時(shí)需要讓MCIF接口盡量滿負(fù)荷給PLB總線發(fā)送地址響應(yīng)和請(qǐng)求寫數(shù)據(jù)，并將寫數(shù)據(jù)進(jìn)行緩沖，對(duì)于讀操作也需要對(duì)HIF返回的讀數(shù)據(jù)進(jìn)行緩沖。加快回地址響應(yīng)的速度，可以讓更多的PLB請(qǐng)求進(jìn)來(lái)，并通過(guò)增加compaack_fifo與wr_addr_fifo，將進(jìn)來(lái)的PLB請(qǐng)求和配套信息緩存，保證不要丟失請(qǐng)求及配置信息。由于PLB總線是地址和數(shù)據(jù)獨(dú)立的，因此可以對(duì)寫數(shù)據(jù)單獨(dú)設(shè)計(jì)一個(gè)FIFO進(jìn)行緩沖，與addr_fifo形成流水。

通過(guò)分析得出該模塊需要使用4個(gè)FIFO：compaack_fifo、wr_addr_fifo、wr_data_fifo、rddata_fifo。compaack_fifo用于各個(gè)命令的調(diào)度、緩沖寫請(qǐng)求并返回地址響應(yīng)和寫完成信號(hào)，可以將請(qǐng)求緩存并迅速接收下一條指令；wr_addr_fifo用于緩沖讀寫地址信息與操作指令信息，需要設(shè)計(jì)一個(gè)命令控制字調(diào)度狀態(tài)機(jī)控制來(lái)自MCIF接口的命令控制字信息調(diào)度；wr_data_fifo用于緩沖寫數(shù)據(jù)；rddata_fifo用于緩沖讀數(shù)據(jù)。

通過(guò)讀wr_addr_fifo，將其中的控制信息取出，同時(shí)，根據(jù)讀出的控制信息適時(shí)地將wr_data_fifo中的寫數(shù)據(jù)讀出，通過(guò)判斷HIF接口當(dāng)前wr_addr_fifo的狀態(tài)將寫數(shù)據(jù)進(jìn)行拼接并鎖存。由于HIF寫操作可能是256 bit或512 bit，當(dāng)為256 bit時(shí)，HIF接口寫操作為1拍，否則為2拍。HIF讀操作均為2拍，即一次返回512 bit數(shù)據(jù)，這時(shí)由于DDRC控制器讀操作僅支持BURST8操作，存儲(chǔ)總線寬度為64 bit，所以每次讀操作從HIF接口返回512 bit數(shù)據(jù)，轉(zhuǎn)換邏輯需要根據(jù)控制信息從512 bit數(shù)據(jù)中適當(dāng)?shù)奈恢锰崛〕稣_的數(shù)據(jù)并按照預(yù)定的順序返回給MCIF接口?？刂菩畔⒌拇鎯?chǔ)需要單獨(dú)設(shè)計(jì)一個(gè)雙口存儲(chǔ)器，當(dāng)發(fā)送HIF讀數(shù)據(jù)請(qǐng)求時(shí)，將控制信息存儲(chǔ)在該雙口中，當(dāng)HIF讀數(shù)據(jù)返回后，需要讀出雙口中的控制信息，并根據(jù)控制信息取出相應(yīng)位的數(shù)據(jù)返回給MCIF接口。

核心指令狀態(tài)機(jī)轉(zhuǎn)移圖如圖4所示。

圖4 核心指令狀態(tài)機(jī)轉(zhuǎn)移圖

2.3 亂序處理設(shè)計(jì)

由于PLB4總線讀操作不支持亂序[2]，而DDRC是支持亂序的，即對(duì)HIF接口來(lái)說(shuō)，由于每次HIF讀請(qǐng)求需要對(duì)應(yīng)一個(gè)token，而不同token的讀請(qǐng)求返回給HIF接口的讀數(shù)據(jù)可能是亂序返回的。因此，不能直接將HIF讀數(shù)據(jù)返回給MCIF接口。

設(shè)計(jì)一個(gè)32位的flag寄存器和深度為32的雙口存儲(chǔ)器(先暫定為32深度，通過(guò)仿真評(píng)估后可能調(diào)整)，根據(jù)HIF接口時(shí)序要求，當(dāng)發(fā)送HIF讀請(qǐng)求時(shí)，需要同時(shí)發(fā)送co_ih_rxcmd_token信號(hào)，簡(jiǎn)稱為token信號(hào)。當(dāng)控制指令狀態(tài)機(jī)處于新指令判斷狀態(tài)時(shí)，將當(dāng)前空閑的flag位的值賦給token，并將flag寄存器中對(duì)應(yīng)位置1，flag采用從低位到高位依次順序分配，但只有分配到31位，且flag[0]為0且已經(jīng)被讀走時(shí)，才能重新分配flag。否則等待flag空閑后再發(fā)送讀請(qǐng)求。當(dāng)DDRC返回讀數(shù)據(jù)時(shí)，由于返回的讀數(shù)據(jù)的token與之前發(fā)送的讀請(qǐng)求的token是一致的，所以將返回?cái)?shù)據(jù)的token作為雙口存儲(chǔ)器的地址，將對(duì)應(yīng)數(shù)據(jù)寫入雙口中，并將flag清0。同時(shí)設(shè)計(jì)一個(gè)32位的dpram_flag寄存器，用來(lái)存儲(chǔ)返回的token值。由于前面發(fā)送HIF讀請(qǐng)求的token的順序是確定的，因此期望返回的token的順序也是確定的。當(dāng)返回一個(gè)token時(shí)，將其對(duì)應(yīng)數(shù)據(jù)寫入雙口的token值對(duì)應(yīng)的地址中，同時(shí)將該token對(duì)應(yīng)的dpram_flag置1，并將該token與期望返回的值比較，相等則下一拍將該筆數(shù)據(jù)從雙口中取出返回給MCIF接口，并清除dpram_flag寄存器的對(duì)應(yīng)位，否則，將期望值加1(當(dāng)加到31時(shí)重新返回0)，等待下一次返回讀數(shù)據(jù)。直到期望值與后面返回的數(shù)據(jù)相等時(shí)，將該筆數(shù)據(jù)從雙口中讀出，從而保證返回給PLB總線的讀數(shù)據(jù)的順序。

另外，由于兩筆HIF讀數(shù)據(jù)返回間隔的不確定性，數(shù)據(jù)在通過(guò)雙口讀出后需要經(jīng)過(guò)一個(gè)rddata_fifo緩存后輸出到MCIF接口。設(shè)計(jì)功能結(jié)構(gòu)圖如圖5所示。

圖5 功能結(jié)構(gòu)圖

3 設(shè)計(jì)優(yōu)化

3.1 對(duì)BURST操作的優(yōu)化

由于BURST操作通常是帶有連續(xù)性的，因此MCIF接口上相鄰的兩次讀或?qū)懻?qǐng)求具有強(qiáng)相關(guān)性。可將其地址和控制信息進(jìn)行合并，兩次僅有一個(gè)入FIFO隊(duì)列，從而提高效率和FIFO利用率。對(duì)于前面預(yù)判可合并，后面實(shí)際判斷不能合并的，最終會(huì)分成兩次請(qǐng)求入隊(duì)[6-7]。

3.2 獲取寫數(shù)據(jù)的加速

如果上一步進(jìn)來(lái)的PLB請(qǐng)求是寫請(qǐng)求，則需要在回compaack之后向PLB從接口要寫數(shù)據(jù)。首先對(duì)compaack_fifo和addr_fifo進(jìn)行分工調(diào)整，由于compaack_fifo的最終目的是要寫數(shù)據(jù)，因此只將寫請(qǐng)求及配置信息入隊(duì)compaack_fifo，而讀請(qǐng)求不入隊(duì)[8-9]。另外，通過(guò)對(duì)狀態(tài)機(jī)進(jìn)行優(yōu)化，在回compaack同時(shí)向PLB接口發(fā)起寫數(shù)據(jù)請(qǐng)求，并在將寫數(shù)據(jù)緩沖到wrdata_fifo的同時(shí)，請(qǐng)求下一次的寫數(shù)據(jù)，從而加速寫數(shù)據(jù)的獲取。這里寫入wrdata_fifo的數(shù)據(jù)已經(jīng)根據(jù)從compaack_fifo讀出的信息，按照HIF接口的要求重組好，根據(jù)后面流程直接從wrdata_fifo讀出后輸出到HIF接口，實(shí)現(xiàn)零換乘，省去拼接和產(chǎn)生規(guī)定數(shù)據(jù)的時(shí)間[10-11]。

3.3 對(duì)讀、寫請(qǐng)求的優(yōu)化

由于wr_addr_fifo作為該模塊控制信息來(lái)源，存儲(chǔ)了所有來(lái)自PLB4的總線請(qǐng)求及配套信息?？刂普{(diào)度核心命令狀態(tài)機(jī)通過(guò)對(duì)該FIFO的讀出信息來(lái)控制向HIF發(fā)送讀、寫請(qǐng)求及寫數(shù)據(jù)。縮短兩次讀取wr_addr_fifo的間隔，對(duì)讀操作，由于不需要數(shù)據(jù)，因此發(fā)完HIF讀請(qǐng)求后，可以快速切換到下一次對(duì)wr_addr_fifo的讀取狀態(tài)。對(duì)于寫操作，由于在發(fā)完HIF寫請(qǐng)求之后，既要等待HIF接口的授權(quán)，又要等待寫數(shù)據(jù)準(zhǔn)備好。仿真發(fā)現(xiàn)此處延遲較大，若增加一個(gè)hif_wr_fifo，緩沖wr_addr_fifo的寫控制信息，不用等待授權(quán)和寫數(shù)據(jù)準(zhǔn)備好，核心命令狀態(tài)機(jī)就可轉(zhuǎn)入下次讀wr_addr_fifo狀態(tài)。使HIF寫命令和寫數(shù)據(jù)流水，從而降低延遲[12-13]。

3.4 利用token進(jìn)行速度和面積優(yōu)化

co_ih_rxcmd_token信號(hào)是DDRC控制器中CAM存儲(chǔ)器的地址，根據(jù)token發(fā)送和接收不會(huì)改變其值的特點(diǎn)，可以將控制信息通過(guò)token進(jìn)行傳遞和回收。仿真發(fā)現(xiàn)，HIF接口最壞情況下，堵在雙口中的讀數(shù)據(jù)最多為4個(gè)，考慮設(shè)計(jì)余量，因此將雙口深度調(diào)整為8，同時(shí)將flag和dpram_flag寄存器寬度也調(diào)整為8。由于HIF接口的co_ih_rxcmd_token信號(hào)寬度固定為6 bit，因此可以考慮將token低三位負(fù)責(zé)傳遞控制信息，高三位作為CAM和雙口的地址，由于token分配方式一輪操作內(nèi)不會(huì)重復(fù)(前一個(gè)不釋放，后一個(gè)不會(huì)重用)，因此CAM地址不會(huì)出現(xiàn)沖突。采用token為讀請(qǐng)求來(lái)傳遞控制信息，可省去一個(gè)存儲(chǔ)控制信息的雙口存儲(chǔ)器，同時(shí)將讀數(shù)據(jù)雙口及rddata_fifo深度均從32減為8，節(jié)省了面積，簡(jiǎn)化了邏輯設(shè)計(jì)，降低了雙口讀寫延遲，避免雙口兩端同時(shí)寫操作的沖突風(fēng)險(xiǎn)[14]。

4 仿真結(jié)果

仿真環(huán)境是在PLB總線及DDRC時(shí)鐘均為200 MHz的情況下。將優(yōu)化前與優(yōu)化后的設(shè)計(jì)進(jìn)行仿真，統(tǒng)計(jì)多種操作的訪存延遲，結(jié)果如表1所示。

表1 優(yōu)化前后比對(duì)表

5 結(jié)束語(yǔ)

文中論述了PLB4DDR3控制器的總體結(jié)構(gòu)設(shè)計(jì)，重點(diǎn)研究了MCIF2HIF轉(zhuǎn)換接口設(shè)計(jì)優(yōu)化。仿真結(jié)果表明，優(yōu)化后訪存效率得到明顯提升。文中對(duì)片上內(nèi)存設(shè)計(jì)及優(yōu)化具有一定參考價(jià)值。

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[14] Xilinx Inc.BFM simulation tutorial[EB/OL].2006-07-18.http://www.xilinx.com.

Design and Optimization of DDR3 Controller Based on PLB4 Bus

LI Zhe,TIAN Ze,WANG Shi-zhong,ZHENG Fei

(Aeronautics Science and Technology Key Laboratory of Integrate Circuit and Micro-system Design,AVIC Computing Technique Research Institute,Xi’an 710068,China)

Memory is the information storage component in computer systems.The message transmission speed between the master and the memory is the key factor to affect the system performance.PLB bus put forward by IBM is a embedded bus standard,which is used for the interconnection among masters,memory and other high-speed devices like PCIE,DMA,SRIO.It is wildly used in SoC design.This project takes DDR3 as a slave connected to the PLB4 bus,which has a host interface named HIF.So an high effective cross bus bridge logic is designed to interconnect each other and improve the memory access efficiency.A DDR3 controller solution based on the PLB4 bus interface is proposed,through analysis on the data and control flow,adopting the methods of request combination,multi-pipeline,data forecast,address and control information multiplexing,data reading out of order processing to optimize speed and size of the bridge logic which will influence the memory access delay.Simulation proves that after optimization the performance has been improved remarkably.

memory；performance；speed；size；optimization

2015-06-16

2015-09-22

時(shí)間：2016-03-04

中國(guó)航空科學(xué)基金(2015ZC51036)

李 哲(1985-)，男，工程師，研究方向?yàn)榧呻娐吩O(shè)計(jì)；田 澤，博士，研究員，中航首席技術(shù)專家，研究方向?yàn)镾oC設(shè)計(jì)、VLSI設(shè)計(jì)、嵌入式系統(tǒng)開發(fā)和應(yīng)用。

http://www.cnki.net/kcms/detail/61.1450.TP.20160304.1508.006.html

TP39

A

1673-629X(2016)03-0181-04

10.3969/j.issn.1673-629X.2016.03.042