潘曉偉，馮全源，陳曉培

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單區(qū)JTE加場(chǎng)板終端結(jié)構(gòu)的優(yōu)化設(shè)計(jì)

潘曉偉，馮全源，陳曉培

（西南交通大學(xué) 微電子研究所，四川 成都 611756）

為了提高芯片面積利用率，采用單區(qū)結(jié)終端擴(kuò)展(JTE)與復(fù)合場(chǎng)板技術(shù)設(shè)計(jì)了一款700 V VDMOS的終端結(jié)構(gòu)。借助Sentaurus TCAD仿真軟件，研究單區(qū)JTE注入劑量、JTE窗口長(zhǎng)度和金屬場(chǎng)板長(zhǎng)度與擊穿電壓的關(guān)系，優(yōu)化結(jié)構(gòu)參數(shù)，改善表面和體內(nèi)電場(chǎng)分布，提高器件的耐壓。最終在120.4mm的有效終端長(zhǎng)度上實(shí)現(xiàn)了838 V的擊穿電壓，表面最大電場(chǎng)為2.03×105V/cm，小于工業(yè)界判斷器件擊穿的表面最大電場(chǎng)值(2.5×105V/cm)，受界面態(tài)電荷的影響小，具有較高的可靠性，且與高壓深阱VDMOS工藝兼容，沒(méi)有增加額外的掩膜和工藝步驟。

結(jié)終端擴(kuò)展；復(fù)合場(chǎng)板；VDMOS；擊穿電壓；表面最大電場(chǎng)；界面態(tài)電荷

隨著器件擊穿電壓的升高，采用傳統(tǒng)場(chǎng)限環(huán)（Field Limit Rings, FLRs）技術(shù)與場(chǎng)板（Field Plate, FP）技術(shù)的終端結(jié)構(gòu)長(zhǎng)度迅速增加[1-3]，而結(jié)終端擴(kuò)展（Junction Termination Extension, JTE）技術(shù)為同時(shí)實(shí)現(xiàn)高擊穿電壓與較短終端長(zhǎng)度提供了可能性[2]。迄今為止，已有不少文獻(xiàn)對(duì)JTE終端結(jié)構(gòu)進(jìn)行報(bào)道。JTE注入劑量、JTE窗口長(zhǎng)度、JTE結(jié)深以及JTE區(qū)數(shù)或者JTE區(qū)橫向摻雜分布等參數(shù)影響JTE終端擊穿電壓及電場(chǎng)分布[4-7]。而JTE結(jié)構(gòu)對(duì)界面電荷十分敏感，摻雜又會(huì)引入新的電荷。場(chǎng)板與結(jié)終端擴(kuò)展復(fù)合結(jié)構(gòu)能夠減弱擊穿電壓對(duì)注入電荷的敏感性[5]。但目前對(duì)這種復(fù)合結(jié)構(gòu)的分析和設(shè)計(jì)方法偏于理論或理想化，對(duì)影響其擊穿電壓的因素缺乏深入研究。

本文結(jié)合JTE、金屬和多晶硅復(fù)合場(chǎng)板技術(shù)，分析了離子注入劑量、JTE窗口長(zhǎng)度及界面態(tài)電荷對(duì)這種復(fù)合終端擊穿電壓的影響，同時(shí)設(shè)計(jì)了一款700 V功率VDMOS終端結(jié)構(gòu)，其擊穿電壓達(dá)到了838 V，有效長(zhǎng)度僅為120.4 μm。與其他文獻(xiàn)對(duì)比，在保證耐壓的要求下終端長(zhǎng)度縮小了20%左右。

1 單區(qū)JTE終端結(jié)構(gòu)及原理

1.1 單區(qū)JTE結(jié)構(gòu)

JTE技術(shù)是在主結(jié)邊緣處（常是彎曲的）選擇性地進(jìn)行注入離子，通過(guò)一定的退火工藝，形成延伸結(jié)構(gòu)，如圖1結(jié)構(gòu)示意圖中的P-型區(qū)。JTE實(shí)際上是一種電荷補(bǔ)償技術(shù)，對(duì)引入的電荷十分敏感。注入劑量過(guò)低，則電荷量過(guò)小，補(bǔ)償效果不明顯，電場(chǎng)峰值出現(xiàn)在主結(jié)處(如圖1中的A點(diǎn)所示)，不能有效地提高耐壓；反之，注入劑量過(guò)高，即補(bǔ)償過(guò)量，電場(chǎng)峰值出現(xiàn)JTE區(qū)的邊沿(如圖1中的B點(diǎn)所示)，JTE區(qū)不能有效耗盡，無(wú)法充分發(fā)揮JTE結(jié)構(gòu)的作用，造成器件提前擊穿[4-5]。為實(shí)現(xiàn)最大擊穿電壓，需要精確控制JTE區(qū)電荷，以保證施加反向偏置時(shí)注入?yún)^(qū)的電荷被完全耗盡。

圖1 結(jié)終端擴(kuò)展（JTE）結(jié)構(gòu)示意圖

理想情況下，JTE區(qū)電荷與摻雜濃度A及最大電場(chǎng)max存在以下關(guān)系[7]：

最大擊穿電壓BR是JTE窗口長(zhǎng)度JTE的函數(shù)[7]：

式中：BR,ideal和是平行平面結(jié)擊穿電壓和最大耗盡層寬度；為電子電荷量(1.6×10–19C)；S是半導(dǎo)體的介電常數(shù)。但JTE大于兩倍時(shí)，擊穿電壓不再增加[7]?；诖?，調(diào)節(jié)JTE劑量和JTE窗口長(zhǎng)度，優(yōu)化電場(chǎng)分布，使得擊穿電壓達(dá)到最大。

另外，JTE結(jié)深較淺，對(duì)改善主結(jié)曲面部分的電場(chǎng)分布不大理想。設(shè)計(jì)時(shí)需采用高溫退火工藝使JTE結(jié)深等于或大于主結(jié)結(jié)深[8]。

離子注入退火和硅表面熱生長(zhǎng)氧化物過(guò)程中引入的電荷改變硅體內(nèi)空間電荷分布[1]，使耗盡層發(fā)生相應(yīng)地變化，從而改變JTE區(qū)的電場(chǎng)分布，影響擊穿電壓。所以，優(yōu)化JTE參數(shù)，氧化層中固定電荷也是必不可少的因素。

1.2 復(fù)合場(chǎng)板JTE結(jié)構(gòu)

常用的場(chǎng)板有金屬場(chǎng)板和阻性場(chǎng)板[8]，阻性場(chǎng)板又稱之為多晶硅場(chǎng)板。在實(shí)際應(yīng)用中常將兩者結(jié)合起來(lái)形成復(fù)合場(chǎng)板結(jié)構(gòu)。復(fù)合場(chǎng)板結(jié)構(gòu)中，金屬場(chǎng)板覆蓋多晶硅場(chǎng)板的邊緣，兩者在硅表面產(chǎn)生的橫向電場(chǎng)方向相反，互相削弱，從而減小界面態(tài)電荷產(chǎn)生的表面最大電場(chǎng)[9]。

為緩解JTE結(jié)構(gòu)對(duì)電荷的敏感，在圖1中的結(jié)構(gòu)上添加復(fù)合場(chǎng)板，改進(jìn)后的結(jié)構(gòu)如圖2所示。該結(jié)構(gòu)中新增加一個(gè)擊穿點(diǎn)C，JTE注入劑量和界面態(tài)電荷的變化可能導(dǎo)致?lián)舸┰诖颂幇l(fā)生。

圖2 復(fù)合場(chǎng)板加JTE結(jié)構(gòu)示意圖

2 700 V VDOMS仿真設(shè)計(jì)

2.1 單區(qū)JTE終端結(jié)構(gòu)參數(shù)

基于上述理論分析，本文在Sentaurus TCAD仿真平臺(tái)上以700 V VDMOS為例對(duì)以上兩種結(jié)構(gòu)進(jìn)行仿真優(yōu)化。兩種結(jié)構(gòu)采用在厚度為55 μm、電阻率為19 ?·cm的外延層，Pbody區(qū)覆蓋5.3 μm長(zhǎng)的JTE區(qū)，保證主結(jié)能夠較好地由淺阱向深阱過(guò)渡。JFET注入劑量和Pbody注入劑量分別為2.0×1012cm–2和4.4×1013cm–2，形成6.3 μm深阱結(jié)深（JTE結(jié)深）和18.2 μm寬、4.6 μm深的主結(jié)。

根據(jù)圖1結(jié)構(gòu)，分析JTE摻雜注入劑量和JTE窗口長(zhǎng)度與耐壓的關(guān)系，如圖3所示。JTE劑量一定時(shí)，耐壓隨JTE窗口長(zhǎng)度增加而增加，但JTE窗口長(zhǎng)度增大到90 μm左右時(shí)耐壓增加幅度很小。這是因?yàn)樽銐蜷L(zhǎng)的JTE窗口長(zhǎng)度能夠有效地降低結(jié)邊緣表面電場(chǎng)?？紤]到器件芯片面積大小，將JTE窗口長(zhǎng)度取為78 μm。為便于分析，將兩種結(jié)構(gòu)的JTE窗口長(zhǎng)度取為相同值。

圖3 JTE摻雜劑量和JTE窗口長(zhǎng)度與擊穿電壓的關(guān)系

為了保證JTE區(qū)電荷完全耗盡時(shí)主結(jié)處的耗盡層收斂到硅表面，將金屬場(chǎng)板左端靠近主結(jié)，但不與源電極相連。金屬場(chǎng)板完全覆蓋多晶硅場(chǎng)板，以減小界面電荷的影響。圖4給出了圖2結(jié)構(gòu)金屬場(chǎng)板長(zhǎng)度對(duì)耐壓的影響。金屬場(chǎng)板長(zhǎng)度越長(zhǎng)，其末端的電勢(shì)線越靠近結(jié)邊緣，電勢(shì)線密集，造成電場(chǎng)集中，使得擊穿點(diǎn)向結(jié)邊緣(B點(diǎn))靠近，擊穿電壓降低；金屬場(chǎng)板長(zhǎng)度太短，電勢(shì)線靠近多晶硅場(chǎng)板末端，不利于擊穿電壓的提高。此例中調(diào)整復(fù)合場(chǎng)板，優(yōu)化表面電場(chǎng)，最終確定金屬場(chǎng)板長(zhǎng)度M為40.9 μm，多晶硅場(chǎng)板長(zhǎng)度P為8.3 μm，金屬場(chǎng)板覆蓋住多晶硅場(chǎng)板，兩者末端間距離26 μm。

圖4 單區(qū)JTE擊穿電壓隨金屬場(chǎng)板長(zhǎng)度的變化

圖5給出不同JTE劑量對(duì)兩種結(jié)構(gòu)的擊穿電壓的影響。由圖可知，對(duì)于無(wú)場(chǎng)板的JTE結(jié)構(gòu)，擊穿電壓隨著JTE區(qū)P型摻雜劑量的增大而增大，JTE區(qū)補(bǔ)償電荷被完全耗盡；達(dá)到最大值后JTE劑量繼續(xù)增大，因電荷補(bǔ)償過(guò)量而迅速下降。而有復(fù)合場(chǎng)板JTE結(jié)構(gòu)減小界面電荷產(chǎn)生的表面最大電場(chǎng)，擊穿電壓在JTE劑量為8×1012~1×1013cm–2內(nèi)基本保持不變；但JTE劑量超過(guò)1×1013cm–2后電荷補(bǔ)償過(guò)量不能被完全耗盡，故不能有效發(fā)揮JTE結(jié)構(gòu)的作用，擊穿電壓會(huì)迅速下降。因此，無(wú)場(chǎng)板的JTE結(jié)構(gòu)最優(yōu)化劑量為1.1×1013cm–2；有復(fù)合場(chǎng)板的JTE結(jié)構(gòu)最優(yōu)化劑量在8×1012~1×1013cm–2范圍內(nèi)，此例中取8.5×1012cm–2。

圖5 有無(wú)場(chǎng)板結(jié)構(gòu)下JTE擊穿電壓隨JTE劑量的變化

2.2 仿真結(jié)果與對(duì)比

經(jīng)優(yōu)化后兩種終端結(jié)構(gòu)的主要參數(shù)如表1所示，其中M和Ter分布表示表面最大電場(chǎng)和有效終端長(zhǎng)度。無(wú)場(chǎng)板JTE結(jié)構(gòu)擊穿電壓達(dá)到852.5 V，表面最大電場(chǎng)2.7×105V/cm，超過(guò)工業(yè)界判斷器件擊穿時(shí)表面最大電場(chǎng)2.5×105V/cm這一安全值[8]，而有復(fù)合場(chǎng)板JTE結(jié)構(gòu)表面最大電場(chǎng)為2.03×105V/cm，小于此安全值，可靠性較高，其擊穿電壓達(dá)到838 V，滿足了設(shè)計(jì)要求。圖6所示為兩種終端結(jié)構(gòu)的電流密度分布模型，擊穿均發(fā)生在電流密度最大處。

表1 兩種終端結(jié)構(gòu)的主要參數(shù)

Tab.1 Parameters of the two termination structures

圖6 兩種JTE結(jié)構(gòu)的電流密度分布模型

為了更好地說(shuō)明復(fù)合場(chǎng)板JTE結(jié)構(gòu)的可靠性，圖7給出了界面態(tài)電荷對(duì)優(yōu)化后兩種結(jié)構(gòu)擊穿電壓的影響。相比無(wú)場(chǎng)板的JTE結(jié)構(gòu)，有復(fù)合場(chǎng)板的JTE結(jié)構(gòu)能很好地消除電荷的影響，擊穿電壓受界面態(tài)電荷的影響較??；而無(wú)場(chǎng)板JTE結(jié)構(gòu)的擊穿電壓隨界面態(tài)電荷增加急劇下降，ss達(dá)到8.0×1011cm–2，擊穿電壓不能滿足700 V的要求。

圖7 有無(wú)場(chǎng)板結(jié)構(gòu)下JTE擊穿電壓受界面態(tài)電荷的影響

將本文與其他文獻(xiàn)中終端結(jié)構(gòu)的仿真結(jié)果列于表2進(jìn)行對(duì)比。文獻(xiàn)[9]采用復(fù)合場(chǎng)板與場(chǎng)限環(huán)終端結(jié)構(gòu)，調(diào)整場(chǎng)板長(zhǎng)度、場(chǎng)限環(huán)環(huán)寬和環(huán)間距，優(yōu)化電場(chǎng)分布，表面最大電場(chǎng)為2.27×105V/cm，有效終端長(zhǎng)度為151 μm，均高于本文；文獻(xiàn)[10]采用類似文獻(xiàn)[9]的終端結(jié)構(gòu)，表面最大電場(chǎng)為2.0×105V/cm，耐壓達(dá)到855 V，有效終端長(zhǎng)度卻比復(fù)合場(chǎng)板JTE結(jié)構(gòu)的多了24.6 μm，芯片面積占用很大。綜上所述，本文設(shè)計(jì)的復(fù)合場(chǎng)板JTE結(jié)構(gòu)有效終端長(zhǎng)度和最大表面電場(chǎng)均有所降低，提高擊穿電壓的同時(shí)改善了器件的可靠性。

表2 不同終端結(jié)構(gòu)的比較

Tab.2 Comparison of different terminal structures

3 結(jié)論

本文采用單區(qū)JTE技術(shù)及復(fù)合場(chǎng)板技術(shù)設(shè)計(jì)了一款700 V VDMOS的終端結(jié)構(gòu)，Pbody區(qū)覆蓋5.3 μm長(zhǎng)的JTE區(qū)，保證了主結(jié)由淺阱向深阱過(guò)渡。通過(guò)優(yōu)化JTE注入劑量、JTE長(zhǎng)度和金屬場(chǎng)板長(zhǎng)度，在120.4 μm的有效終端長(zhǎng)度上實(shí)現(xiàn)了838 V的耐壓。其表面最大電場(chǎng)為2.03×105V/cm，減小了界面態(tài)電荷的影響，具有較高的可靠性且工藝步驟簡(jiǎn)單，與高壓深阱VDMOS工藝兼容，在提高擊穿電壓的同時(shí)，較好地提高了芯片面積的利用效率。

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（編輯：陳渝生）

Optimization design of single-zone JTE termination with field plate

PAN Xiaowei, FENG Quanyuan, CHEN Xiaopei

(Institute of Microelectronics, Southwest Jiao Tong University, Chengdu 611956, China)

To improve availability of die size,a 700 V VDMOS termination structure was designed by using single-zone junction termination extension (JTE) and multiple field plate. The relationships among JTE’s injection dose, its length and metal-plate length with breakdown voltage were analyzed by using simulation software Sentaurus TCAD. The parameters were optimized to improve the distribution of electric field at the surface and bulk of the termination. At last, the termination possesses advantages of breakdown voltage up to 838 V with the length of 120.4mm, meanwhile, the peak of surface field achieves 2.03×105V/cm, less than the criteria (2.5×105V/cm) of device breakdown in industry. And interface charge has less effect on the termination. Therefore, this termination structure improves the utilization efficiency and reliability of the terminal area with good compatibility and no more extra processes.

JTE; multiple field plate; VDMOS; breakdown voltage; peak of surface field; interface charge

10.14106/j.cnki.1001-2028.2016.11.009

TN386

A

1001-2028（2016）11-0038-04

2016-09-20

馮全源

國(guó)家自然科學(xué)基金重點(diǎn)項(xiàng)目資助(No. 61531016)；國(guó)家自然科學(xué)基金面上項(xiàng)目資助(No. 61271090)；四川省科技支撐計(jì)劃項(xiàng)目資助(No. 2015GZ0103；No. 2016GZ0059)

馮全源（1963－），男，江西景德鎮(zhèn)人，教授，博士，主要從事數(shù)字、模擬及射頻集成電路設(shè)計(jì)，E-mail: fengquanyuan@163.com ；

潘曉偉（1989－），男，湖北潛江人，研究生，研究方向?yàn)楣β拾雽?dǎo)體器件的研究與設(shè)計(jì)，E-mail: 1092493207@qq.com ；

陳曉培（1982－），女，河南漯河人，博士研究生，研究方向?yàn)楣β拾雽?dǎo)體器件工藝與設(shè)計(jì)，E-mail: xpch2010@163.com。

2016-10-28 14:04:40

http://www.cnki.net/kcms/detail/51.1241.TN.20161028.1404.009.html