袁慶國，彭樂鋒，劉 繼

（同濟大學(xué)鐵道與城市軌道交通研究院，上海201804）

基于LabVIEW與FPGA的信號發(fā)生器設(shè)計

袁慶國，彭樂鋒，劉 繼

（同濟大學(xué)鐵道與城市軌道交通研究院，上海201804）

渦流檢測儀器的探頭需要高精度、頻率可調(diào)的正弦激勵信號。因此以FPGA（現(xiàn)場可編程門陣列）為核心，基于DDS（Direct Digital Synthesizer）技術(shù)設(shè)計了一種信號發(fā)生器，詳細分析了該信號發(fā)生器的整體結(jié)構(gòu)、基本原理、軟硬件設(shè)計，并給出基于SignalTabII的仿真結(jié)果以及實際電路的測試結(jié)果。該信號發(fā)生器利用LabVIEW開發(fā)上位機軟件，通過串口通信實現(xiàn)對下位機的控制，人機界面友好。實驗證明，該方案行之有效，具有實際應(yīng)用價值。

信號發(fā)生器；LabVIEW平臺；現(xiàn)場可編程門陣列；DDS技術(shù)；串口；查表法

1 引 言

渦流檢測儀器探頭需要正弦信號作為激勵，通過設(shè)定信號頻率來調(diào)節(jié)檢測靈敏度和深度。因此，提出設(shè)計一種頻率在0～5MHz范圍內(nèi)滿足一般渦流檢測儀器需求的信號發(fā)生器。

傳統(tǒng)的信號發(fā)生器一般采用模擬電路或者專用芯片搭建而成，存在頻率調(diào)節(jié)范圍不大、調(diào)節(jié)不方便等問題?；贒DS（Direct Digital Synthesizer）技術(shù)的信號發(fā)生器具有高頻譜純度、低頻率轉(zhuǎn)換時間、低失真輸出波形、低功耗以及頻率輸出范圍寬等特點。

LabVIEW是一種非常直觀的集成程序環(huán)境，采用圖形化編輯語言降低入門難度，縮短開發(fā)周期。采用LabVIEW作為上位機與下位機FPGA進行基于串口的數(shù)據(jù)交換，可以實現(xiàn)對信號發(fā)生器的便捷控制。

2 基于Labview與FPGA的信號發(fā)生器原理

根據(jù)上一節(jié)中的分析，提出一種以LabVIEW界面操作取代傳統(tǒng)按鍵操作，以DDS技術(shù)取代傳統(tǒng)專用芯片搭建產(chǎn)生波形的信號發(fā)生器，提高了信號發(fā)生器的用戶界面友好性并能夠?qū)崿F(xiàn)寬范圍、頻率可調(diào)的不同波形輸出。

2.1 信號發(fā)生器總體結(jié)構(gòu)

基于LabVIEW與FPGA的信號發(fā)生器總體結(jié)構(gòu)如圖1所示。利用LabVIEW平臺設(shè)計了上位機界面供用戶設(shè)置所需要的波形參數(shù)，通過串口通信將用戶波形及頻率要求傳遞給FPGA；FPGA根據(jù)串口讀取到的數(shù)據(jù)設(shè)置頻率控制字從而達到設(shè)定輸出頻率的目的，并通過讀取不同的ROM表以實現(xiàn)輸出用戶選擇的波形到D／A模塊，最終經(jīng)過濾波處理后輸出目標波形。

圖1 信號發(fā)生器總體結(jié)構(gòu)

2.2 DDS技術(shù)原理

DDS即直接數(shù)字頻率合成器，主要由頻率控制字W、N位加法器、波形ROM表、D／A轉(zhuǎn)換器以及濾波器構(gòu)成。DDS技術(shù)基于奈奎斯特（Nyquist）采樣定理，將信號取樣、量化、編碼，形成可查數(shù)表存于存儲ROM中，通過頻率控制字W的改變實現(xiàn)輸出波形的變化，其基本原理如圖1所示。

當(dāng)每個時鐘脈沖fclk來臨，N位加法器將上一次的輸出結(jié)果與頻率控制字W做加法；加法器輸出的高八位作為查詢ROM表的地址；當(dāng)N位寄存器發(fā)生溢出時則完成波形一個周期輸出。因此可以得出頻率控制字W的值與設(shè)定波形輸出頻率fo之間的轉(zhuǎn)換關(guān)系式：

波形（正弦波、方波、三角波等）數(shù)據(jù)采用MATLAB構(gòu)建，保存為.mif文件后由Quartus II自帶工具轉(zhuǎn)化為對應(yīng)的ROM表。

經(jīng)過數(shù)模轉(zhuǎn)換器后得到相應(yīng)的階梯波，最后經(jīng)由低通濾波器作平滑處理得到所需波形。進一步的，如果對于信號發(fā)生器的相位有調(diào)節(jié)需求，可以增加相位控制P，通過設(shè)置加法器的初始值等于P達到調(diào)節(jié)目的。

3 LabVIEW與FPGA的串口通信

串口的上位機控制軟件利用LabVIEW編寫。LabVIEW采用圖標代替文本行創(chuàng)建應(yīng)用程序。LabVIEW采用數(shù)據(jù)流編程方式，用圖標表示函數(shù)，用連線表示數(shù)據(jù)流向，程序框圖中節(jié)點之間的數(shù)據(jù)流向決定了程序的執(zhí)行順序。與傳統(tǒng)文本編程語言根據(jù)語句和指令的先后順序決定程序的執(zhí)行順序相比更加簡便和直觀。

LabVIEW串口發(fā)送程序的前面板設(shè)計用戶操作界面，如圖2所示，主要包括串口設(shè)置、輸出波形選擇及頻率設(shè)置。這種用戶操作界面相對于傳統(tǒng)的按鍵加調(diào)節(jié)電位器的方式來說，極大提高了操作友好性，且輸入的頻率準確。串口設(shè)置應(yīng)當(dāng)與下位機接收模塊一致，包括波特率、數(shù)據(jù)位、校檢位、停止位等。

圖2 上位機用戶界面

LabVIEW串口發(fā)送程序的后面板是對用戶的輸入指令進行數(shù)據(jù)處理，并將其整合為十六進制字符串類型的數(shù)據(jù)通過串口輸出，如圖3所示。端口參數(shù)設(shè)定采用“VISA Configure Serial Port”（VISA配置串口）完成，對串口進行參數(shù)的初始化配置。選擇頻率單位和選擇輸出波形都采用下拉列表類。用戶選擇與其對應(yīng)關(guān)系如表1所示。

圖3 LabVIEW串口發(fā)送程序框圖

表1 下拉列表對應(yīng)的數(shù)值關(guān)系

表1中各數(shù)值的類型均為16進制數(shù)，進行數(shù)字連接后通過串口寫入到FPGA中，控制信號發(fā)生器發(fā)送指定頻率的波形。

4 下位機程序設(shè)計及仿真分析

FPGA通過串口接收程序，讀取上位機發(fā)送的指令，然后采用基于DDS技術(shù)的方法輸出指定波形數(shù)據(jù)給D／A。采用Quartus II自帶的SignalTab II對FPGA輸出的八位波形數(shù)據(jù)與上位機發(fā)送的指令進行仿真分析，結(jié)果一致后連接設(shè)計好的DA轉(zhuǎn)換器模塊、濾波模塊進行實際效果測試。

4.1 基于Verilog HDL的程序設(shè)計

Verilog HDL是一種硬件描述語言，設(shè)計人員可以采用“自頂向下”的方法將復(fù)雜功能模塊劃分為低層次的模塊，提高開發(fā)效率、降低成本?；贚abVIEW與FPGA的信號發(fā)生器的程序設(shè)計主要分為串口接收和基于DDS技術(shù)的波形發(fā)送兩大部分。

4.1.1 串口接收模塊

串口通信接收模塊可以通過四個小模塊實現(xiàn)：波特率設(shè)定模塊、開始信號檢測模塊、信號接收模塊以及信號輸出模塊。串口通信一般一次只能發(fā)送八位數(shù)據(jù)，滿足不了對頻率、波形的設(shè)定需求。因此，需要設(shè)計循環(huán)結(jié)構(gòu)接收、存儲上位機連續(xù)發(fā)送過來的數(shù)據(jù)。該部分程序的流程圖如圖4所示。

當(dāng)信號接收模塊收到開始信號檢測模塊發(fā)送的START信號時，發(fā)送BPS_START信號到波特率設(shè)置模塊，并開始在該模塊發(fā)送的BPS_CKL時鐘上升沿讀取串口數(shù)據(jù)，最終傳遞到信號發(fā)送模塊中。信號發(fā)送模塊根據(jù)循環(huán)計數(shù)值選擇不同的寄存器進行存儲、輸出。

圖4 FPGA串口接收程序流程

4.1.2 波形發(fā)送模塊

波形發(fā)送模塊應(yīng)用第2.2節(jié)中描述的DDS技術(shù)基本原理，根據(jù)串口接收程序接收到的數(shù)據(jù)設(shè)定輸出指定的波形及頻率。波形發(fā)送模塊分為頻率設(shè)定、累加器、鎖相環(huán)、ROM表、輸出選擇五個子模塊。該模塊工作流程圖如圖5所示。

圖5 基于DDS技術(shù)的波形發(fā)送程序流程

為了減少串口讀取次數(shù)及相關(guān)寄存器數(shù)量，頻率設(shè)定模塊的輸入分為數(shù)值D（0～999）和單位U兩個部分，將單位Hz，KHz，MHz分別用0，1，2指代。頻率設(shè)定模塊將讀取到的數(shù)值和單位采用乘法器的方式根據(jù)式（2）得到目標頻率，最后根據(jù)式（1）轉(zhuǎn)化為頻率控制字W輸出到累加器中。

式（2）中fo表示目標輸出頻率，D表示用戶輸入數(shù)值，U表示用戶選擇的單位所對應(yīng)的數(shù)值。

鎖相環(huán)模塊可以對系統(tǒng)時鐘CLK進行倍頻，為累加器提供足夠頻率的時鐘，從而解決當(dāng)前系統(tǒng)時鐘頻率不夠高的問題。累加器以鎖相環(huán)提供的250MHz時鐘頻率不斷與頻率控制字W做加法，利用無符號數(shù)溢出的特點實現(xiàn)周期性輸出累加器結(jié)果的高8位，查詢ROM表的地址。ROM表［1，2，3…］分別對應(yīng)正弦波、方波、三角波等不同波形，由波形選擇模塊根據(jù)串口接收到的數(shù)據(jù)選擇輸出。

4.2 基于SignalTab II的仿真

Quartus II自帶的SignalTab II工具可以較為方便的對程序進行仿真測試，對輸入、輸出、各個寄存器值之間的邏輯關(guān)系進行分析。對于基于Lab-VIEW與FPGA的信號發(fā)生器而言，主要需要仿真分析的內(nèi)容包括：FPGA通過串口接收到的數(shù)值與LabVIEW發(fā)送的數(shù)值是否一致，F(xiàn)PGA輸出的八位波形數(shù)據(jù)與用戶要求是否一致。

進行仿真分析時，用戶在LabVIEW界面輸入指令為1MHz正弦波，根據(jù)式（1）及式（2）對應(yīng)可以計算得出頻率控制字W應(yīng)為1677216（十進制），由表1可知正弦波對應(yīng)的數(shù)值為1。利用SignalTabII仿真結(jié)果如圖6所示。

圖6中c3是鎖相環(huán)輸出100KHz的對比時鐘信號，DAC為8位輸出信號，W為頻率控制字，controller為波形的對應(yīng)值。仿真結(jié)果顯示：波形為正弦波，頻率正好為100KHz參考時鐘c3的十倍即為1MHz，頻率控制字W與理論計算一致，controller數(shù)值與表一中的對應(yīng)關(guān)系一致。因此，F(xiàn)PGA與Lab-VIEW之間的串口通信正確，基于DDS技術(shù)的波形方案可行。

圖6 信號發(fā)生器的SignalTab II仿真結(jié)果

5 D／A轉(zhuǎn)換及濾波模塊實驗

設(shè)計了基于AD9708的DA轉(zhuǎn)換器模塊，7階巴特沃斯低通濾波模塊及基于運算放大器AD8056的幅度調(diào)節(jié)模塊，對完成仿真的FPGA及LabVIEW程序進行驗證與測試。

高速并行14位數(shù)模轉(zhuǎn)換器AD9708的轉(zhuǎn)換速率高達125MHz，可廣泛應(yīng)用于數(shù)據(jù)采集、儀器測量、遙感控制等領(lǐng)域之中。AD9708的時鐘信號CLK由FPGA鎖相環(huán)提供，其輸出端IOUTA和IOUTB構(gòu)成差模輸出形式，此差模輸出信號再經(jīng)運算放大器放大后既有正極性又有負極性。設(shè)計基于AD9708的DA模塊如圖7所示。

圖7 D／A轉(zhuǎn)換器模塊原理圖

基于DDS技術(shù)的D／A模塊輸出信號呈階梯狀，并含有豐富的諧波，必須經(jīng)過一個低通濾波器進行濾波之后，才能輸出目標波形。設(shè)計了帶寬為40MHz的七階巴特沃斯低通濾波器，圖8是對D／A的一路輸出的濾波原理圖。

圖8 低通濾波器模塊原理

采用兩片高性能145MHz帶寬的運算放大器AD8056，分別實現(xiàn)將D／A的差分輸出轉(zhuǎn)換為單端輸出和幅度調(diào)節(jié)（-5V-+5V）功能，使整個電路性能得到了較大幅度的提升。

最后將FPGA輸出的8位數(shù)據(jù)及時鐘CLK信號連接到D／A模塊中進行綜合實驗，采用DSO-5200A數(shù)字示波器測量并在PC機上顯示信號發(fā)生器的輸出波形。在LabVIEW上位機中設(shè)定波形為正弦波，頻率為3MHz，得到輸出波形如圖9所示。數(shù)字示波器顯示波形正確，頻率誤差較小，噪聲較小。

圖9 示波器顯示波形

6 結(jié)束語

基于LabVIEW與FPGA的信號發(fā)生器采用串口通信實現(xiàn)用戶對輸出波形控制；采用基于FPGA的DDS技術(shù)可以輸出寬頻率范圍、多種波形的信號，采用上位機界面操作提高了用戶友好性，對于渦流檢測儀器以及其它需要信號發(fā)生器的領(lǐng)域具有一定的應(yīng)用價值。

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Design of Signal Generator Based on LabVIEW and FPGA

Yuan Qingguo，Peng Lefeng，Liu Ji
（Institute of Railway＆Urban Rail Transit，Tongji University，Shanghai201804，China）

The sine inspire signal with high-accuracy and wide-frequency is required by eddy detect instrument.Therefore，a signal generator based on DDS technology is designed.The design of the structure，the basic principle，the software and the hardware of the signal generator is analyzed in detail. The simulation result based on SignalTabII and the test of the hardware circuit is given to show performance of the signal generator.Aiming to a better operating experience，a upper computer software based on LabVIEW is designed to control the lower computer by SPI.Finally，the experimental result demonstrates that themethod is effective and has practical values.

Signal generator；LabVIEW；FPGA；DDS；Serial port；Look-up table

10.3969／j.issn.1002-2279.2016.06.014

TP346

A

1002-2279（2016）06-0056-05

袁慶國（1991-），男，浙江省江山市人，在讀研究生，主研方向：檢測儀器及其自動化。

2016-04-18