王 瑩，殷興輝

（河海大學，南京211100）

基于PLL的無源環(huán)路濾波器性能分析?

王 瑩，殷興輝

（河海大學，南京211100）

鎖相式頻率合成技術是現(xiàn)代通信電子系統(tǒng)實現(xiàn)高性能指標的關鍵技術之一。環(huán)路濾波器是鎖相環(huán)的重要組成單元，它在很大程度上決定了PLL的性能，起到了維持環(huán)路穩(wěn)定性、控制環(huán)路帶內外噪聲、抑制參考邊帶雜散干擾（spurs）等重要作用。不同階數(shù)的無源環(huán)路濾波器會對鎖相環(huán)（PLL）環(huán)路產生不同的影響。采用ADIsimpll V3.6軟件，選取3種不同結構的無源環(huán)路濾波器，建立鎖相環(huán)仿真模型，在保持濾波器環(huán)路帶寬與相位裕量相同的前提下，對PLL環(huán)路中濾波器對整個系統(tǒng)的頻率、鎖定時間、鎖定檢測輸出進行仿真比較分析。仿真結果表明，無源環(huán)路濾波器的階數(shù)越低，濾波效果越好，鎖定時間越快。

鎖相環(huán)；無源環(huán)路濾波器；ADIsimPLL V3.6軟件；階數(shù)；濾波效果；鎖定時間

1 引 言

鎖相環(huán)（phase-locked loop，PLL）是一個相位負反饋系統(tǒng)，通過對輸出信號和輸入信號的相位進行比較，使兩個信號實現(xiàn)同步，被廣泛應用于通信、雷達、制導、導航、儀器儀表和電機控制等領域。

對PLL電路，若電路規(guī)格已經確定了，則鑒相器（PD，phasedetector）、壓控振蕩器（VCO，voltagecontrolled oscillator）與分頻器（1／N，frequency divider）的規(guī)格和特性一般由器件（PLL IC，phaselocked loop integrated circuit）決定，設計人員能確定的參數(shù)僅是環(huán)路濾波器（LF，loop filter）［1］。而在很多重要場合必須使用高階環(huán)路濾波器，以構成穩(wěn)定的PLL電路，所以，環(huán)路濾波器的設計是決定PLL特性的關鍵所在。用傳統(tǒng)方法要進行復雜的計算，或者需要查找規(guī)格化曲線，整個過程比較繁瑣而且存在較大的困難。

以ADI公司集成VCO的寬帶頻率合成器ADF4351為例，對PLL中無源濾波器的設計與仿真方法進行探討。針對不同階數(shù)的無源環(huán)路濾波器研究其對整個鎖相環(huán)路的輸出影響，并著重分析了鎖相系統(tǒng)環(huán)路的頻率、鎖定時間、鎖定檢測輸出等性能。

2 鎖相環(huán)組成與基本傳遞函數(shù)

鎖相環(huán)電路基本框圖由四大部分組成，即鑒頻鑒相器（PFD，frequency phase detector）、環(huán)路濾波器（LF）、壓控振蕩器（VCO）和分頻器（1／N）。PLL是一種典型的反饋控制電路，利用外部輸入的參考信號控制環(huán)路內部振蕩信號的頻率和相位，實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，一般用于閉環(huán)電路。壓控振蕩器（VCO）給出一個信號，一部分作為輸出，另一部分通過分頻器與PLL IC所產生的本振信號作相位比較。為了保持頻率不變，要求相位差不發(fā)生改變，如果相位差變化則PLL IC的電壓輸出端的電壓會發(fā)生變化，去控制VCO直到相位差恢復，達到鎖相的目的［2-3］。

鎖相式頻率綜合器的數(shù)學模型如圖1所示。

圖1 鎖相式頻率綜合器的數(shù)學模型

圖1中設鑒相器的增益為Kd，VCO的增益為Kv，環(huán)路濾波器的傳輸函數(shù)為F（s），N為分頻器的系數(shù)。則PLL頻率綜合器系統(tǒng)的開環(huán)傳輸特性為：

鎖定狀態(tài)PLL的相位傳遞函數(shù)為：

3 PLL系統(tǒng)仿真設計基礎

緊密圍繞研究要求，采用理論分析與軟件仿真相結合的方式，建立鎖相環(huán)仿真模型，采用10MHz的參考晶振，使用寬帶頻率合成器ADF4351，ADF4351具有一個集成電壓控制器（VCO），其基波輸出頻率范圍為2200MHz至4400MHz。此外，利用1／2／4／8／16／32／64分頻電路，用戶可以產生低至35MHz的RF輸出頻率。對于要求隔離的應用，RF輸出級可以實現(xiàn)靜音。所有片內寄存器均通過簡單的三線式接口進行控制。該器件采用3.0至3.6電源供電，不用時可以關斷。

4 無源環(huán)路濾波器設計

ADIsimPLL 3.6設計仿真軟件的主要特點有：具有整數(shù)分頻和小數(shù)分頻兩種分頻模式可供選擇；具有多種環(huán)路濾波器電路形式可供選擇；參考頻率源可根據需求選擇應用；包含豐富的可供選擇的PLL芯片；可仿真頻率合成器輸出的相位噪聲及雜散指標結果；對頻率轉換時間可進行模擬輸出；按照仿真結果模擬分析出所需電路的相關元器件參數(shù)。

因此，對ADI的鎖相環(huán)芯片而言，可以充分利用ADIsimPLL3.6的強大功能，將環(huán)路濾波器設計得盡可能完美。而對具有相似功能的頻率合成器PLL芯片而言，可以對模擬仿真結果做一些必要的參數(shù)調整和修正，對環(huán)路濾波器的設計和性能提高也是很有幫助的。

環(huán)路濾波器的設計主要在于選擇合適的環(huán)路濾波器拓撲結構，環(huán)路濾波器階數(shù)，相位裕度，以及環(huán)路帶寬［4-5］。

圖2是幾種不同階數(shù)的無源環(huán)路濾波器。

圖2 無源環(huán)路濾波器不同拓撲結構

本次設計環(huán)路濾波器依次采用上述三種無源環(huán)路濾波器，分別是（a）二階無源環(huán)路濾波器、（b）三階無源環(huán)路濾波器、（c）四階無源環(huán)路濾波器。

根據ADIsimPLL 3.6的設計要求，進行各項參數(shù)的設置。首先選擇PLL芯片ADF4351進行如下參數(shù)配置：工作頻率范圍fmin＝35MHz，fmax＝4.4GHz鑒相頻率選擇fPFD＝10MHz等，各項參數(shù)設置完成后選擇“完成”，進行模擬仿真計算。環(huán)路濾波器的仿真結果可以清楚地顯示出頻率曲線、相位噪聲曲線、頻率切換時間、雜散分布以及環(huán)路增益等多項仿真結果，并生成環(huán)路濾波器各電阻器和電容器的參數(shù)值。最后，可根據工程設計要求，對相應器件的參數(shù)值進行調整，以滿足實際應用中工程設計的要求。參數(shù)調整過程中，所有仿真結果是可以實時更新的，這樣有利于調整過程中對仿真結果的掌握。

5 無源環(huán)路濾波器對PLL環(huán)路影響的仿真對比

本節(jié)主要對圖2中所示的三種不同階數(shù)的無源環(huán)路濾波器構成的鎖相環(huán)路在ADIsimPLL 3.6中進行仿真實驗，并觀察各項對比結果。

5.1 頻率對比

圖2中相應的濾波器對應的PLL輸出頻率如圖3所示，圖中（a）、（b）、（c）分別對應圖2中（a）、（b）、（c）各無源環(huán)路濾波器對應的PLL輸出頻率。

由圖可知，圖2（a）中的二階濾波器所對應的PLL輸出頻率最大，約為4.410GHz，圖2（b）中的三階濾波器對應的PLL輸出頻率約為4.407GHz，圖2（c）中的四階濾波器對應的PLL輸出頻率約為4.405GHz，為最小。由此可見，無源環(huán)路濾波器的階數(shù)越低，其對應的PLL輸出頻率越大；但三階和四階無源環(huán)路濾波器對應的PLL輸出頻率差距不大。

5.2 鎖定時間對比

圖2中相應的濾波器對PLL系統(tǒng)鎖定時間的影響如圖4所示，圖4中（a）、（b）、（c）分別對應圖2中（a）、（b）、（c）各無源環(huán)路濾波器組成的PLL鎖定時間。

圖3 不同濾波器對應的PLL輸出頻率

圖4 不同濾波器對應的PLL鎖定時間

由圖可見，圖2（a）中的二階濾波器所對應的PLL鎖定時間最短，約為61us，圖2（b）中的三階濾波器對應的PLL鎖定時間約為75us，圖2（c）中的四階濾波器對應的PLL鎖定時間約為82us，為最長。由此可見，無源環(huán)路濾波器的階數(shù)越低，其對應的PLL鎖定時間越短。

5.3 鎖定檢測輸出對比

如圖5所示為圖2中相應的濾波器對PLL系統(tǒng)的鎖定檢測輸出，圖中（a）、（b）、（c）分別對應圖2中（a）、（b）、（c）各無源環(huán)路濾波器組成的PLL鎖定檢測輸出。

由ADF4351引腳配置可知，LD為鎖定檢測輸出引腳。此引腳輸出邏輯高電平時表示PLL鎖定，邏輯低電平輸出表示PLL失鎖。由圖可見，圖5（a）中二階濾波器所對應PLL的LD引腳達到高電平所用時間最短，四階濾波器對應的PLL引腳達到高電平所用時間最長。由此可見，無源環(huán)路濾波器的階數(shù)越低，其對應的PLL鎖定時間越短。

6 結束語

選取3種不同結構的無源環(huán)路濾波器，在保持濾波器環(huán)路帶寬與相位裕量相同（以上仿真均在63KHz處的相位裕度為45°）的前提下，在PLL環(huán)路中濾波器對整個系統(tǒng)的頻率、鎖定時間、鎖定檢測輸出影響結果進行仿真比較分析。仿真表明，無源環(huán)路濾波器的階數(shù)越高，系統(tǒng)響應越慢，但濾波效果越好。而在很多重要場合必須使用高階環(huán)路濾波器，但更多電子元器件的加入會產生更多的帶內噪聲，且設計復雜，成本相對較高，實踐中需要各方面考慮，根據需求選擇合適的濾波器。圖6給出四階無源環(huán)路濾波器對應的PLL電路圖［6-8］。

圖5 不同濾波器對應的PLL鎖定檢測輸出

圖6 四階無源環(huán)路濾波器對應的PLL電路圖

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Analysis of Performance of Passive Loop Filter Based on PLL

Wang Ying，Yin Xinghui
（Hohai University，Nanjing 211100，China）

The phase locked frequency synthesis technology is one of the key technologies for the realization of high performance index ofmodern communication electronic system.The loop filter，as an important component of phase locked loop for the performance of the PLL，maintains the stability，controls loop internal and external noise and eliminates the reference sideband spurious interference（spurs）. Different orders of the passive loop filterwill have differenteffects on the phase locked loop（PLL）loop. The software ADIsimpll V3.6 is adopted，three different structures of passive loop filter are selected and simulation model of phase locked loop is established.Based on the same loop filter bandwidth and phase margin，the simulation analysis is conducted for filter frequency，lock time and lock detection output of the system in PLL loop.The simulation results show that it has the lower order，the better filtering effect and the faster lock time.

Phase-locked loop；The passive loop filter；ADIsimPLL V3.6 software；Order；Filtering effect；Lock time

10.3969／j.issn.1002-2279.2016.06.013

TN87

A

1002-2279（2016）06-0052-04

國家自然科學基金——面上項目：微波與毫米波超寬帶天線研究（U1531101）

王瑩（1991-），女，黑龍江省寶清縣人，碩士研究生，主研方向：自動控制。

2016-04-01