周智勇，常　勇，馬　丹

(1.中國電子科技集團公司第51研究所，上海 201802；2.總參四部駐杭州地區(qū)軍事代表室，杭州314033)

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基于CPCI架構(gòu)的雷達(dá)告警處理板設(shè)計

周智勇1，常勇2，馬丹1

(1.中國電子科技集團公司第51研究所，上海 201802；2.總參四部駐杭州地區(qū)軍事代表室，杭州314033)

摘要：介紹了基于計算機程序配置項目架構(gòu)的雷達(dá)告警處理板，闡述了其內(nèi)部組成、脈沖描述字形成及錄取、低壓差分信號總線的收發(fā)電路和外圍設(shè)備接口時序。

關(guān)鍵詞：雷達(dá)告警；計算機程序配置項目；低壓差分信號總線

1設(shè)計方案

告警處理板主要完成告警預(yù)處理功能，采用模塊化設(shè)計方案，利用自行研制的基于計算機程序配置項目(CPCI)接口的6U板卡，組成了依托現(xiàn)場可編程門陣列(FPGA)+數(shù)字信號處理器(DSP)實現(xiàn)的告警數(shù)據(jù)錄取、脈沖描述字(PDW)形成、直接存儲器存取(DMA)數(shù)據(jù)錄取和高速信號分選、識別等功能，具有設(shè)備構(gòu)造簡單、可靠，數(shù)據(jù)處理高速、實時的特點。由于控制和數(shù)據(jù)傳輸采用低壓差分信號(LVDS)高速串行差分總線，因而具有傳輸距離遠(yuǎn)、高速、抗干擾和易于擴展的特點[1]。

功能要求：

(1) 提供告警接收機狀態(tài)控制信號；

(2) 完成告警數(shù)據(jù)錄取和存儲；

(3) 提供信號分選和識別的硬件平臺；

(4) 完成與上位機通信，接收上位機指令，上報工作狀態(tài)信息；

(5) 提供告警輸出信號；

(6) 429總線的全球定位系統(tǒng)(GPS)、慣導(dǎo)數(shù)據(jù)的錄取。

功能框圖如圖1所示。

圖1　告警處理功能框圖

告警預(yù)處理板接收告警接收機送來的6路信號描述字，從中解算出脈沖描述信息，包括脈沖到達(dá)時間、脈沖寬度、脈沖幅度、脈沖載頻等諸多內(nèi)容，全部為數(shù)字信號。一個脈沖描述字的位寬50位，系統(tǒng)通過串行調(diào)制器將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)進行傳輸，在數(shù)據(jù)接收端通過解調(diào)器把串行數(shù)據(jù)解調(diào)為并行數(shù)據(jù)，實行數(shù)據(jù)的雙向通訊只需要4根差分線。

告警串行脈沖描述字經(jīng)過串并轉(zhuǎn)換形成PDW，根據(jù)要求送至DSP，然后通過告警算法計算出到達(dá)方向(DOA)，并結(jié)合GPS和慣導(dǎo)信息，經(jīng)過緩存直接送至主處理機進行后處理。原始PDW送至DSP完成信號分選識別，結(jié)合載機信息和主機數(shù)據(jù)庫比對，進行信號類型、威脅等級判斷，將結(jié)果通過計算機接口送到主處理計算機，同時將告警信號送出至電子自衛(wèi)系統(tǒng)。其中告警處理數(shù)據(jù)還通過互連總線送至偵察預(yù)處理板[2]。 硬件組成框圖如圖2所示，實物照片如圖3所示。

圖2　告警處理硬件組成框圖

圖3　告警處理板實物照片

2主要電路設(shè)計

硬件電路中時序控制、錄取告警數(shù)據(jù)以及PDW形成等功能采用FPGA來實現(xiàn)。FPGA具有較快的處理速度和良好的穩(wěn)定性，同時又具有設(shè)計靈活、易于修改和維護的優(yōu)點，可以適應(yīng)不同的系統(tǒng)要求，采用靈活的結(jié)構(gòu)滿足不同的需要，提高了系統(tǒng)的適用性及可擴展性。本系統(tǒng)采用Altera公司的大容量FPGA StranixⅡ系列芯片EP2S60F672I4。負(fù)責(zé)接收PDW且將PDW送給DSP進行后續(xù)處理，還要負(fù)責(zé)DSP與主機的數(shù)據(jù)傳輸。同時外掛了2片16 Mbit的靜態(tài)隨機存儲器(SRAM)，可以用來緩存數(shù)據(jù)。此外， FPGA都接有檢測口和指示燈，方便板卡的調(diào)試[3]。

而信號分選和識別等功能采用專用DSP來實現(xiàn)。DSP的運算速度和精度決定著系統(tǒng)的數(shù)據(jù)處理能力，同時也對整個系統(tǒng)的性能和結(jié)構(gòu)產(chǎn)生重要的影響。DSP芯片選用的是TI公司的高速浮點DSP芯片TMS320C6713BGDPA-200，處理器時鐘頻率可達(dá)200 MHz，并且外圍配備了384 MBytes的同步動態(tài)隨機存儲器(SDRAM)，可以用來暫存大量的中間處理數(shù)據(jù)。

低壓差分信號(LVDS)總線驅(qū)動器選擇DS92LV1818TVV，而負(fù)責(zé)慣導(dǎo)數(shù)據(jù)錄取時序的單片機采用TI公司的MSP4430F149IPM。

通過CPCI橋芯片PLX9054來實現(xiàn)板卡與主機的數(shù)據(jù)傳輸，采用32 bit、33 MHz的PCI總線，峰值傳輸速率可達(dá)132 MBytes/s。

2.1　串行PDW解碼電路設(shè)計

因系統(tǒng)采用數(shù)字告警接收機，其輸出為原始PDW，包括射頻(RF)、脈寬(PW)、到達(dá)時間(TOA)，而傳輸是靠LVDS總線傳輸，所以，告警處理板就存在串行碼的解碼問題。

圖4　9054握手時序圖

2.2　PDW形成電路設(shè)計

將上述得到的RF、TOA、PW等各種信息，打包形成具有一定格式的PDW，最終送至DSP進行分選。為滿足與DSP的通訊，PDW要重組成與DSP位寬一致的32 bit。

2.3　PCI接口電路設(shè)計

告警預(yù)處理板與主機通訊通過9054橋芯片實現(xiàn)，9054設(shè)計采用C模式，在FPGA中完成握手設(shè)計，握手時序如圖4所示。

主設(shè)備突發(fā)數(shù)據(jù)讀寫設(shè)計中，主設(shè)備聲明是否準(zhǔn)備發(fā)送當(dāng)前數(shù)據(jù)，在地址起始點使FRAME#有效，到主設(shè)備準(zhǔn)備有效IRDY#，完成最后數(shù)據(jù)段。目標(biāo)在數(shù)據(jù)段采樣有效IRDY#和無效的FRAME#就知道是最后的數(shù)據(jù)段，直到目標(biāo)TRDY#有效，數(shù)據(jù)段完成。9054突發(fā)數(shù)據(jù)傳送時序如圖5所示。

圖5　9054突發(fā)數(shù)據(jù)傳送時序

2.4　LVDS總線收發(fā)電路設(shè)計

告警接收機送至告警預(yù)處理模塊的一個描述字有50位以上，同時還要接收偵察告警處理機的控制字，全部采用并行傳輸將增加很多電纜，因而使用串行傳輸LVDS，在終端進行調(diào)制或者解調(diào)，實現(xiàn)框圖如圖6所示。

為摸清利用LVDS總線進行高速遠(yuǎn)距離傳輸?shù)恼_率，通過測試驗證了數(shù)據(jù)傳輸中同軸電纜插損與通訊誤碼率的關(guān)系。圖7、圖8是同軸電纜加衰減器前后矢網(wǎng)波形圖，30 m同軸電纜+衰減器的測試結(jié)果如表1所示。

通過以上測試可以看出，為保證傳輸數(shù)據(jù)質(zhì)量，需保證以下要求：

(1) LVDS印制板單板電路端口與對應(yīng)互聯(lián)設(shè)備單板電路端口之間的電纜連接(包括焊接點、連接器、同軸線)的損耗應(yīng)小于30 dB(@DC～360 MHz)；

以告警描述字的收發(fā)為例，發(fā)送端告警接收機產(chǎn)生的描述字通過DS92LV18調(diào)制，通過DO+、DO-差分線傳輸，發(fā)送時鐘為本地時鐘TCLK；接收端偵察告警處理機接收DO-、DO+差分信號，由本地時鐘REFCLK和串行數(shù)據(jù)產(chǎn)生接收時鐘RCK，接收告警描述字，只要保證本地REFCLK與發(fā)送端TCLK偏差在5%以內(nèi)即可正確接收。這樣，告警接收機與偵察告警處理機間的數(shù)據(jù)交互用4根線即可完成。

圖6　串行數(shù)據(jù)收發(fā)實現(xiàn)框圖

序號測試電纜形式測試電纜@180MHz的插損值(dB)測試電纜@360MHz的插損值(dB)通訊誤碼率130m同軸電纜-10.502-15.0690230m同軸電纜+21dB衰減器-31.502-36.0690330m同軸電纜+23dB衰減器-33.502-38.0690.1‰430m同軸電纜+25dB衰減器-35.502-40.0693.6‰530m同軸電纜+28dB衰減器-38.502-42.06934.3‰630m同軸電纜+30dB衰減器-40.502-45.069170.7‰

圖7　同軸電纜加衰減器前的矢網(wǎng)波形圖

(2) LVDS印制板單板到設(shè)備輸出端口、設(shè)備與設(shè)備之間的電纜互聯(lián)應(yīng)采用同軸連接器(同軸連接器的工作頻率>360 MHz，特性阻抗=50 Ω)，盡量避免采用開口線或低頻連接器連接；

(3) LVDS印制板單板的電路設(shè)計應(yīng)嚴(yán)格按照NS公司的芯片數(shù)據(jù)手冊要求執(zhí)行。

3結(jié)束語

基于CPCI架構(gòu)的雷達(dá)告警處理板已經(jīng)通過調(diào)試，并做了高低溫、振動、溫度沖擊等環(huán)境試驗，目前已交給用戶使用，運行一切正常。下一步計劃在FPGA片內(nèi)資源的利用和系統(tǒng)時序控制上進行優(yōu)化設(shè)計，進一步提高該板的性能。

圖8　同軸電纜+20 dB衰減器后的矢網(wǎng)波形圖

參考文獻

[1]楊建，鄧志清，高峰.基于FPGA的多功能雷達(dá)信號處理板硬件系統(tǒng)設(shè)計[J].艦船電子對抗，2011，34(6)：52- 56.

[2]師庭偉.多功能激光告警信號處理技術(shù)研究[J].艦船電子對抗，2014，37(1)：24-27.

[3]費元春，蘇廣川，米紅，等.寬帶雷達(dá)信號產(chǎn)生技術(shù)[M].北京：國防工業(yè)出版社，2002.

Design of Radar Warning Processing Board Based on CPCI Architecture

ZHOU Zhi-yong1,CHANG Yong2,MA Dan1

(1.The 51st Research Institute of CETC,Shanghai 201802,China;

2.Military Representative Office of Hangzhou,Hangzhou 314033,China)

Abstract:This paper introduces the radar warning processing board based on computer program configuration item architecture,expatiates the internal component,generation and extraction of pulse description word,transmitting and receiving circuit of low voltage differential signal bus & sequence of peripheral component interface.

Key words:radar warning;computer program configuration item;low voltage differential signal bus

收稿日期:2015-06-17

DOI:10.16426/j.cnki.jcdzdk.2015.05.022

中圖分類號：TN957.51

文獻標(biāo)識碼：A

文章編號：CN32-1413(2015)05-0099-04