靳 鴻 ，張志偉 ，崔建峰 ，王 建

（1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，太原 030051；2.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原 030051；3.北方自動(dòng)化控制技術(shù)研究所，太原 030006）

隨著航空電子技術(shù)的飛速發(fā)展，對(duì)機(jī)載記錄儀的要求日益提高，測(cè)試信號(hào)之間復(fù)雜度的不同，要求機(jī)載數(shù)據(jù)記錄儀不僅要適應(yīng)高壓、高沖擊的飛機(jī)環(huán)境、還要具備數(shù)據(jù)復(fù)雜度高、完整度高和系統(tǒng)可靠性高等特點(diǎn)。傳統(tǒng)的數(shù)據(jù)記錄儀大多采用RS232或USB2.0總線接口進(jìn)行通信，實(shí)現(xiàn)測(cè)試數(shù)據(jù)的實(shí)時(shí)記錄[1]，這種方法具有操作方便、易于實(shí)現(xiàn)、成本低等優(yōu)點(diǎn)，但當(dāng)機(jī)載數(shù)據(jù)記錄儀工作于飛行狀態(tài)時(shí)，RS232或USB2.0總線通訊存在數(shù)據(jù)傳輸不穩(wěn)定、數(shù)據(jù)失真等問(wèn)題。在當(dāng)今工業(yè)控制領(lǐng)域，現(xiàn)場(chǎng)總線的需求日漸突出，航空總線作為飛機(jī)的神經(jīng)網(wǎng)絡(luò)，在航空領(lǐng)域中發(fā)揮著重要的作用[2-3]。1553B總線標(biāo)準(zhǔn)被指定作為飛機(jī)內(nèi)部的數(shù)據(jù)總線標(biāo)準(zhǔn)，具有抗干擾能力強(qiáng)、通信靈活、冗余容錯(cuò)能力強(qiáng)、可靠性高、傳輸效率高等優(yōu)點(diǎn)[4]。本文提出一種機(jī)載數(shù)據(jù)記錄儀的1553B總線接口設(shè)計(jì)與實(shí)現(xiàn)方法，當(dāng)記錄儀處于飛行狀態(tài)時(shí)，機(jī)載計(jì)算機(jī)通過(guò)1553B總線控制記錄儀的工作；當(dāng)記錄儀處于地面狀態(tài)時(shí)，地面站通過(guò)地面計(jì)算機(jī)控制記錄儀的工作，并實(shí)現(xiàn)記錄儀的數(shù)據(jù)上傳，以備事后分析。

1 系統(tǒng)構(gòu)成及概述

記錄儀采用了模塊化思想[5]，將1553B接口模塊設(shè)計(jì)為功能獨(dú)立的模塊，接口模塊與基板的連接采用自定義總線接口，接插件采用型號(hào)為HJ30J-18TJWP58的航空接插件。系統(tǒng)的工作過(guò)程為記錄儀通過(guò)1553B接口模塊接收到機(jī)載計(jì)算機(jī)（BC）的消息數(shù)據(jù)后，將消息數(shù)據(jù)解析出來(lái)的16位數(shù)據(jù)字發(fā)送給基板，基板接收到數(shù)據(jù)字后，統(tǒng)一管理其他記錄模塊的工作。系統(tǒng)結(jié)構(gòu)如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)Fig.1 Structure diagram of the system

本系統(tǒng)中機(jī)載計(jì)算機(jī)作為總線控制端（BC），1553B總線接口模塊作為遠(yuǎn)程終端（RT），RT地址設(shè)為1，子地址設(shè)為1，1553B總線報(bào)文傳輸采用BC→RT格式，記錄儀自定義RT控制指令如表1所示。

表1 RT控制指令定義Tab.1 RT control instruction definition

2 1553B總線接口模塊設(shè)計(jì)

1553B總線接口模塊主要完成記錄儀與機(jī)載計(jì)算機(jī)的通訊連接，實(shí)現(xiàn)1553B總線協(xié)議處理功能，并將解析得出的數(shù)據(jù)字發(fā)送給基板。1553B總線接口模塊結(jié)構(gòu)如圖2所示，其硬件電路主要由1553B總線接口模塊、FPGA控制模塊、電源管理模塊、時(shí)鐘管理模塊、FPGA配置接口模塊等組成。

圖2 1553B總線接口模塊結(jié)構(gòu)Fig.2 Structure diagram of 1553B bus interface card

2.1 接口模塊硬件設(shè)計(jì)

1553B總線接口電路原理如圖3所示，接口模塊采用“電氣接口+1553B耦合變壓器+1553B總線收發(fā)器”的結(jié)構(gòu)，其功能為1553B總線上的數(shù)據(jù)通過(guò)總線變壓器及碼型轉(zhuǎn)換后進(jìn)入FPGA功能模塊。1553B總線電氣接口BUSA/BUSB采用單通道雙冗余模式，該模式具有通信效率高，容錯(cuò)能力強(qiáng)的優(yōu)點(diǎn)，接插件采用1553B總線專(zhuān)用連接器CJ450；BUSA/BUSB通道以變壓器耦合的方式連接到總線控制器[6]，這種方式比直接耦合方式更具有實(shí)際價(jià)值，耦合變壓器采用PM-DB2725EX芯片；收發(fā)器用來(lái)收發(fā)雙冗余通道的1553B消息數(shù)據(jù)，將數(shù)據(jù)總線上傳至終端的雙電平曼徹斯特碼轉(zhuǎn)換為單電平曼徹斯特碼，或者將準(zhǔn)備發(fā)送至總線的單電平曼徹斯特碼轉(zhuǎn)換為雙電平曼徹斯特碼，設(shè)計(jì)采用HI-1573收發(fā)芯片，該收發(fā)器擁有2個(gè)獨(dú)立的收發(fā)模塊，操作溫度范圍為-65℃～150℃，完全滿足航天操作要求。

2.2 FPGA控制模塊設(shè)計(jì)

1553B總線接口模塊控制器采用Altera的FPGA芯片Cyclone EP1C12Q240作為核心控制器。本設(shè)計(jì)根據(jù)記錄儀的功能需求，采用FPGA選擇性地完成總線協(xié)議處理功能，即1553B接口模塊只接收“BC-RT”類(lèi)型的命令，系統(tǒng)響應(yīng)后返回BC端狀態(tài)字和數(shù)據(jù)字。此方法代替了傳統(tǒng)價(jià)格昂貴的1553B協(xié)議芯片BU-61580[7]，不僅簡(jiǎn)化了外圍電路，提高了電路的穩(wěn)定性，而且增加了設(shè)計(jì)的靈活性，同時(shí)降低了開(kāi)發(fā)成本。

FPGA控制模塊內(nèi)部設(shè)計(jì)包括譯碼器模塊、協(xié)議處理及控制功能模塊、編碼器模塊。其工作流程為總線上傳輸?shù)拇袛?shù)據(jù)進(jìn)入譯碼器后，經(jīng)譯碼器解碼后提供一系列有關(guān)當(dāng)前被譯碼的字的信息，這些信息隨后進(jìn)入?yún)f(xié)議處理及控制功能模塊，該模塊進(jìn)行進(jìn)一步的辨別及處理，按不同情況做出回應(yīng)，并將產(chǎn)生的狀態(tài)字和數(shù)據(jù)字以及字格式信號(hào)發(fā)送至編碼器，最終以符合1553B總線數(shù)據(jù)格式的方式傳輸至總線控制器BC。

2.2.1 譯碼器設(shè)計(jì)

譯碼器主要實(shí)現(xiàn)的主要功能是將1553B總線收發(fā)器上得到的串行數(shù)據(jù)經(jīng)過(guò)同步頭檢測(cè)、曼徹斯特II型碼轉(zhuǎn)換、串并轉(zhuǎn)換及奇偶校驗(yàn)后，提取出指令字格式、同步頭檢測(cè)錯(cuò)誤信息、16位并行數(shù)據(jù)、奇偶校驗(yàn)錯(cuò)誤信息等以供之后的模塊使用。整個(gè)譯碼器如圖4所示，包括同步頭檢測(cè)模塊、碼型轉(zhuǎn)換模塊、串并轉(zhuǎn)換及奇偶校驗(yàn)?zāi)K。譯碼器模塊設(shè)計(jì)首先考慮的是如何對(duì)1553B數(shù)據(jù)進(jìn)行采樣，由1553B總線協(xié)議標(biāo)準(zhǔn)可知，1553B數(shù)據(jù)總線的傳輸速率是1 Mb/s，而曼徹斯特II型碼的每位數(shù)據(jù)編碼都占2位，且同步頭是在1.5位時(shí)有跳變，故需要1 MHz、2 MHz的時(shí)鐘作為譯碼時(shí)鐘，本設(shè)計(jì)中系統(tǒng)輸入時(shí)鐘選擇50 MHz，采用25分頻和50分頻產(chǎn)生2 MHz和1 MHz的時(shí)鐘。

圖4 譯碼器結(jié)構(gòu)框Fig.4 Structure diagram of the decoder

當(dāng)同步頭檢測(cè)模塊的使能信號(hào)en有效，清零信號(hào)clr無(wú)效時(shí)，同步頭檢測(cè)模塊采用clk2信號(hào)（2 MHz）時(shí)鐘對(duì)1553B總線串行數(shù)據(jù)信號(hào)rx、nrx（nrx為rx的反相數(shù)據(jù)）進(jìn)行采樣記錄，若采樣值為111000，表示消息數(shù)據(jù)為命令字/狀態(tài)字，則輸出字格式信號(hào)syn_type為1，且輸出給碼型轉(zhuǎn)換模塊的使能信號(hào)en1有效；若采樣值為000111，則表示消息數(shù)據(jù)為數(shù)據(jù)字，輸出字格式信號(hào)syn_type為0，并輸出給碼型轉(zhuǎn)換模塊的使能信號(hào)en1；若采樣得到其他值，則輸出的同步頭檢測(cè)錯(cuò)誤信號(hào)syn_err有效，且使能信號(hào)en1無(wú)效。

碼型轉(zhuǎn)換模塊收到使能信號(hào)en1后，采用clk1信號(hào)（1 MHz）時(shí)鐘對(duì)輸入信號(hào)rx進(jìn)行異或非運(yùn)算得到譯碼信號(hào)data，實(shí)現(xiàn)對(duì)曼徹斯特II型碼的碼型轉(zhuǎn)換，以及下一模塊的使能信號(hào)en2。

串并轉(zhuǎn)換及奇偶校驗(yàn)?zāi)K得到使能信號(hào)en2后，采用clk1信號(hào)（1 MHz）時(shí)鐘對(duì)譯碼信號(hào)data進(jìn)行串并轉(zhuǎn)換后，輸出16位并行數(shù)據(jù)Dataout［15..0］和下一模塊的數(shù)據(jù)使能信號(hào)Data_en，同時(shí)驗(yàn)證16位數(shù)據(jù)的奇校驗(yàn)位，輸出奇校驗(yàn)錯(cuò)誤信號(hào)odd_err，最終完成譯碼過(guò)程。

2.2.2 協(xié)議處理及控制功能模塊設(shè)計(jì)

協(xié)議處理及控制功能模塊實(shí)現(xiàn)的主要功能是對(duì)譯碼器發(fā)送的信息進(jìn)行辨認(rèn)及處理后，按不同情況作出回應(yīng)，最后將生成的狀態(tài)字和數(shù)據(jù)字發(fā)送給編碼器，并將16位數(shù)據(jù)字發(fā)送給基板接口。協(xié)議處理及控制功能模塊組成如圖5所示，主要包括協(xié)議處理模塊、狀態(tài)字寄存器模塊和數(shù)據(jù)整合模塊。

圖5 協(xié)議處理功能及控制模塊組成Fig.5 Composition diagram of the agreement processing and functional control module

協(xié)議處理模塊的輸入信號(hào)分別有時(shí)鐘信號(hào)clk、系統(tǒng)清零信號(hào)clr、同步頭類(lèi)型信號(hào)syn_type、同步頭錯(cuò)誤信號(hào)syn_err、奇校驗(yàn)錯(cuò)誤信號(hào)odd_err、譯碼完畢數(shù)據(jù)使能信號(hào)data_en、16位并行數(shù)據(jù)信號(hào)datain［15..0］、終端地址信號(hào) RT_addr［4..0］以及終端子地址信號(hào)RT_zaddr［4..0］。輸出信號(hào)分別有狀態(tài)字寄存器模塊使能信號(hào)en1、狀態(tài)字消息錯(cuò)誤標(biāo)志信號(hào)z_err、數(shù)據(jù)字輸出信號(hào)q_［15..0］、清零信號(hào)z_clr。

協(xié)議處理模塊根據(jù)譯碼完畢后的數(shù)據(jù)使能信號(hào)Data_en和同步頭類(lèi)型信號(hào)syn_type確定輸入的數(shù)據(jù)datain［15..0］是否為命令字，如果syn_type為1（表示命令字），則將 datain［15..0］的 16位有效數(shù)據(jù)按命令字標(biāo)準(zhǔn)格式進(jìn)行分析，將datain［15..11］與系統(tǒng)輸入的終端地址信號(hào)RT_addr［4..0］做比較，同時(shí)將datain［9..5］與系統(tǒng)輸入的終端子地址信號(hào)RT_zaddr［4..0］做比較，若都相同，則說(shuō)明該命令是總線控制器發(fā)給本系統(tǒng)的命令，準(zhǔn)備下一階段工作；若不同，則說(shuō)明命令不是發(fā)給本系統(tǒng)的，系統(tǒng)不對(duì)其進(jìn)行響應(yīng)。終端地址信號(hào)可由FPGA內(nèi)部設(shè)定也可由外輸入設(shè)定。datain［10］是T/R位，為發(fā)送/接收位，接收時(shí)為邏輯0，發(fā)送時(shí)為邏輯1，本系統(tǒng)只具有遠(yuǎn)程終端功能，故該位保持1，即收到datain［10］為 1 的命令時(shí)系統(tǒng)給予響應(yīng)；datain［4..0］為數(shù)據(jù)字計(jì)數(shù)，表示本系統(tǒng)應(yīng)接收的數(shù)據(jù)字個(gè)數(shù)，系統(tǒng)應(yīng)準(zhǔn)備接收數(shù)據(jù)字。在命令字分析過(guò)程中，若出現(xiàn)同步頭檢測(cè)錯(cuò)誤、奇校驗(yàn)錯(cuò)誤以及協(xié)議處理模塊在處理命令字的過(guò)程中產(chǎn)生的錯(cuò)誤，則狀態(tài)字消息錯(cuò)誤標(biāo)志信號(hào)z_err有效。如果syn_type為0（表示數(shù)據(jù)字），且無(wú)同步頭檢測(cè)錯(cuò)誤和奇校驗(yàn)錯(cuò)誤，則根據(jù)命令字中解析出的數(shù)據(jù)字計(jì)數(shù)，依次將datain［15..0］寫(xiě)入?yún)f(xié)議處理模塊內(nèi)部容量為32×16的fifo緩存器，以備數(shù)據(jù)整合模塊讀取數(shù)據(jù)字；若出現(xiàn)同步頭檢測(cè)錯(cuò)誤或奇校驗(yàn)錯(cuò)誤，表明數(shù)據(jù)字無(wú)效，fifo為空。

狀態(tài)字寄存器模塊的主要功能是生成有效的16 位狀態(tài)字 z_data［15：0］，其中 z_data［15：11］是遠(yuǎn)程終端地址，該位由系統(tǒng)終端地址信號(hào)RT_addr［4..0］決定；z_data［10］是消息差錯(cuò)位，該位由消息錯(cuò)誤信號(hào)z_err來(lái)決定，若錯(cuò)誤時(shí)該位置1，反之為0；其余各標(biāo)志位根據(jù)使用狀況分別置位。

數(shù)據(jù)整合模塊首先通過(guò)輸出fifo讀使能信號(hào)rdreq和fifo讀時(shí)鐘信號(hào)rdclk讀取協(xié)議處理模塊中的數(shù)據(jù)字緩存器fifo；數(shù)據(jù)整合部分將讀取的數(shù)據(jù)字 q［15..0］、狀態(tài)字輸入 z_data［15..0］進(jìn)行整合處理，最后輸出本系統(tǒng)響應(yīng)的數(shù)據(jù)dout［15..0］、同步頭類(lèi)型信號(hào)encode_sys_type、使能信號(hào)encode_en給編碼器，同時(shí)輸出數(shù)據(jù)字s_data［15..0］給基板。

2.2.3 編碼器設(shè)計(jì)

編碼器設(shè)計(jì)實(shí)際上是譯碼器設(shè)計(jì)的逆過(guò)程，其主要功能是將協(xié)議處理及控制功能模塊得到的16位狀態(tài)字和數(shù)據(jù)字通過(guò)并串轉(zhuǎn)換和碼型轉(zhuǎn)換得到曼徹斯特II型碼，并添加相應(yīng)同步頭以及奇校驗(yàn)位，最終以串行方式和1 Mb/s的傳輸速度發(fā)送至1553B總線上，具體設(shè)計(jì)過(guò)程與譯碼器設(shè)計(jì)相似。

2.3 其他硬件模塊設(shè)計(jì)

其他硬件模塊主要包括電源管理模塊、時(shí)鐘管理模塊、FPGA配置接口模塊等。電源管理模塊根據(jù)各元器件的供電要求，將5 V的輸入電壓經(jīng)電源轉(zhuǎn)換芯片29302T6產(chǎn)生所需的電壓值3.3 V和1.5 V；時(shí)鐘管理模塊主要為FPGA提供20 MHz的時(shí)鐘；FPGA配置接口模塊采用JTAG配置方式，配置芯片選擇EPCS4N。

3 系統(tǒng)測(cè)試結(jié)果

采用地面站對(duì)記錄儀進(jìn)行了測(cè)試。將裝有1553B通訊板卡的計(jì)算機(jī)設(shè)置為BC端，向RT地址為0001h、子地址為0001h的記錄儀發(fā)送自檢命令0029h，消息配置如圖6所示，生成的命令字為0821h。消息命令發(fā)送后，BC端收到記錄儀回復(fù)的狀態(tài)字和數(shù)據(jù)字，如圖7所示，圖中顯示狀態(tài)字為0800h、數(shù)據(jù)字為0029h。經(jīng)計(jì)算可知記錄儀返回正確的狀態(tài)字，由此表明記錄儀與BC端通訊成功。

圖6 BC端的消息配置Fig.6 BC port of the message configure

圖7 BC端的消息記錄Fig.7 BC port of the message record

為驗(yàn)證FPGA內(nèi)部1553B協(xié)議處理的正確性，同時(shí)使用QuartusⅡ內(nèi)部集成的SignalTapⅡ Logic Analyzer軟件，觀測(cè)FPGA內(nèi)部譯碼器和協(xié)議處理及控制功能模塊的工作狀態(tài)。BC端發(fā)送命令字0821h后，SignalTapⅡ觀測(cè)譯碼器的主要信號(hào)如圖8所示，從圖中可知譯碼器譯出的數(shù)據(jù)為0821h且同步頭類(lèi)型信號(hào)sys_type為1，表示0821h為命令字，故譯碼過(guò)程正確。

圖8 SignalTapⅡ Logic Analyzer觀測(cè)編譯器主要信號(hào)Fig.8 SignalTapⅡLogic Analyzer observer compiler main signal

圖9所示為SignalTapⅡ觀測(cè)協(xié)議處理及控制功能模塊的主要信號(hào)，從圖中可知命令字0821h以及數(shù)據(jù)字0029發(fā)送后，協(xié)議處理及控制功能模塊首先回復(fù)狀態(tài)字0800h，然后回復(fù)數(shù)據(jù)字0029h，與圖7中記錄的狀態(tài)字和數(shù)據(jù)字完全一致，且狀態(tài)字的同步頭類(lèi)型sys_type顯示為1，數(shù)據(jù)字的同步頭類(lèi)型sys_type顯示為0，證明了該模塊的正確性。

圖9 SignalTapⅡ Logic Analyzer觀測(cè)協(xié)議處理及控制功能模塊主要信號(hào)Fig.9 SignalTapⅡLogic Analyzer observer agreement processing and control functional module main signa

經(jīng)過(guò)多次機(jī)載測(cè)試試驗(yàn)，記錄儀均能完整、準(zhǔn)確地接收和響應(yīng)機(jī)載計(jì)算機(jī)的消息數(shù)據(jù)，從而驗(yàn)證了記錄儀的1553B總線接口設(shè)計(jì)的有效性。

4 結(jié)語(yǔ)

本文提出了一種機(jī)載數(shù)據(jù)記錄儀的1553B總線接口設(shè)計(jì)，記錄儀通過(guò)1553B總線接口接收機(jī)載計(jì)算機(jī)的消息數(shù)據(jù)，控制記錄儀的工作，避免了飛行時(shí)使用RS422或USB2.0總線進(jìn)行通訊存在數(shù)據(jù)傳輸不穩(wěn)定、數(shù)據(jù)失真的問(wèn)題。接口模塊以FPGA為中央控制器實(shí)現(xiàn)記錄儀的功能需求，并采用Signal-TapⅡ工具代替?zhèn)鹘y(tǒng)的邏輯分析儀對(duì)系統(tǒng)設(shè)計(jì)進(jìn)行在線測(cè)試。通過(guò)多次機(jī)載測(cè)試，測(cè)試結(jié)果表明，該設(shè)計(jì)實(shí)現(xiàn)了系統(tǒng)功能，從而驗(yàn)證了記錄儀的1553B總線接口設(shè)計(jì)的可行性。

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