廈門紫光展銳科技有限公司 林遠(yuǎn)鎮(zhèn)

集美大學(xué)信息工程學(xué)院 韋素芬 潘金艷

納米工藝下集成電路物理集成設(shè)計人才的培養(yǎng)探索

廈門紫光展銳科技有限公司 林遠(yuǎn)鎮(zhèn)

集美大學(xué)信息工程學(xué)院 韋素芬 潘金艷

本文介紹16nm FinFET工藝下集成電路的物理集成流程，分析了先進(jìn)工藝下物理集成工程師所面臨的問題和挑戰(zhàn)。為了更好地適應(yīng)新的要求，對我國高校IC人才培養(yǎng)的相關(guān)環(huán)節(jié)提出了探索性的建議。

設(shè)計流程；物理集成； FinFET工藝；人才培養(yǎng)

1 集成電路工藝的發(fā)展

在半導(dǎo)體領(lǐng)域，晶體管的柵極寬度（或稱為溝道長度）代表著半導(dǎo)體制程進(jìn)步的程度，溝道長度越小，制程越先進(jìn)。作為當(dāng)前仍然是主流工藝的金屬氧化物場效應(yīng)晶體管（MOSFET），從第一次被使用到現(xiàn)在已經(jīng)有了40年的歷史。工藝從0.18um、0.13um發(fā)展到90nm、65nm甚至到40nm、28nm。但是隨著溝道長度縮小到20nm以下之后，源極和漏極之間的距離非常接近，器件的性能指標(biāo)正在接近物理極限，尤其是短溝道效應(yīng)（SCE）越來越不容忽視。原本載流子在晶體管中由源極流向漏極是受柵極控制，但是隨之柵極寬度的縮小，柵極對于電流的控制力就變小，漏電（power leakage）就會非常嚴(yán)重。鰭式場效應(yīng)晶體管（FinFET）作為新型結(jié)構(gòu)器件，晶體管的溝道被3D結(jié)構(gòu)的柵極所包裹，其剖面結(jié)構(gòu)圖如圖1所示。FinFET增強(qiáng)了柵控能力，有效地抑制了SCE，降低了集成電路的漏電現(xiàn)象，使得新摩爾定律得以延續(xù)[1]。因此，當(dāng)集成電路的工藝尺寸能繼續(xù)縮小到20nm以下，甚至16nm/14nm/ 10nm，F(xiàn)inFET結(jié)構(gòu)在其中起到了關(guān)鍵的作用[2]。

圖1 鰭式場效應(yīng)晶體管（FinFET）剖面結(jié)構(gòu)圖

2 納米工藝下集成電路物理設(shè)計流程

在集成電路工藝發(fā)展到16nm/14nm以下之后，采用FinFET結(jié)構(gòu)，芯片的物理集成方面遇到如下挑戰(zhàn)：(1)為了得到正確的物理圖形，在工藝上采用了雙重圖形光刻技術(shù)（DPT）——雙次曝光、雙次刻蝕。(2)布局依賴效應(yīng)，在28nm以上的工藝已經(jīng)有所表現(xiàn)，但是隨之工藝尺寸的縮小，這個問題越來越明顯。(3)金屬層的電阻差值在最高層和最底層之間相差甚至達(dá)到50倍以上。(4)電子飄移的（EM）隨著工藝尺寸的縮小也越來越嚴(yán)重。(5)各種新的設(shè)計規(guī)則。(6)芯片功能更復(fù)雜，包含數(shù)億個晶體管，而且復(fù)雜度呈指數(shù)級增長。但是產(chǎn)品的上市時間（time-tomarket）卻要求越來越短。

圖2 16nm FinFET集成電路物理設(shè)計實現(xiàn)流程圖

以上所有這些挑戰(zhàn)都要求集成電路物理設(shè)計人員需要在一套成熟的設(shè)計流程。圖2示意性地給出16nm FinFET工藝集成電路物理設(shè)計實現(xiàn)流程，包括了從布局布線->寄生參數(shù)提取->時序分析與時序優(yōu)化、功耗分析與功耗優(yōu)化->物理驗證。從圖2的左側(cè)列可以看出：當(dāng)工藝從傳統(tǒng)平面工藝轉(zhuǎn)為FinFET之后，每一個物理集成的步驟，均需要更復(fù)雜的工藝庫的支持。

圖3.1 FinFET寄生電容的組成——剖面圖

而在所有物理集成的環(huán)節(jié)當(dāng)中，受到影響最大的是寄生參數(shù)的提取。圖3.1以剖面圖的角度展示了FinFET寄生電容的組成，圖3.2以頂視圖的角度展示了FinFET寄生電容的組成。 FinFET 本身3D結(jié)構(gòu)的柵極的形式，會使得柵與其它外部之間在多維方向都有寄生電容。而位于襯底絕緣層上方的源區(qū)與漏區(qū)之間的鰭也與其它外部之間存在多個寄生電容。所以，F(xiàn)inFET整體寄生電容模型更復(fù)雜，寄生電容的準(zhǔn)確提取也會更困難。除了電容之外，電流在鰭式結(jié)構(gòu)中分配不一致性也造成電阻抽取的復(fù)雜性。

圖3.2 FinFET寄生電容的組成——頂視圖

3 高校培養(yǎng)集成電路物理設(shè)計人才的探索與思考

3.1 集成電路教學(xué)方面的課程設(shè)置及實踐類課程的配合

培養(yǎng)具備創(chuàng)新能力大學(xué)生是當(dāng)今我國高校建設(shè)的核心任務(wù)之一，刻不容緩，而又任重而道遠(yuǎn)。而對于技術(shù)日新月異的集成電路設(shè)計領(lǐng)域來說，不但高校的課程內(nèi)容要不斷更新，而且要理論與實踐相結(jié)合，以培養(yǎng)自主學(xué)習(xí)能力強(qiáng)、動手解決問題能力強(qiáng)的學(xué)生[3]-[4]。

(1)課程體系的思考：課程體系的建設(shè)要注重全面性、先進(jìn)性、時效性、開放性和前瞻性[5]-[6]。全面性是指包括了從系統(tǒng)設(shè)計、模塊設(shè)計、物理集成、芯片制造、封裝與測試、器件與材料等全方位的考慮。而先進(jìn)性、時效性與開放性是指：隨著技術(shù)的進(jìn)一步發(fā)展，課程內(nèi)容要隨之不斷更新。以培養(yǎng)物理集成工程師為例，使得學(xué)生不但正確理解集成電路基本的理論，還要使他們了解當(dāng)今業(yè)界納米工藝下集成電路物理集成主流的設(shè)計流程；以及物理設(shè)計工程師所要面臨的問題和解決問題的思路。而課程體系的前瞻性是指：高校還要站在新技術(shù)的最前沿，進(jìn)行引導(dǎo)性的教學(xué)，使得學(xué)生對于技術(shù)發(fā)展的趨勢有一定的了解。

(2)理論學(xué)習(xí)與實踐類課程相配合的思考：根據(jù)集成電路設(shè)計的特點(diǎn)，在保證一定學(xué)時的理論課程的基礎(chǔ)之上，必須設(shè)置充足課時的實驗課和課程設(shè)計等實踐類課程。使得學(xué)生通過利用EDA軟件親自完成小型模塊的設(shè)計、仿真、驗證、測試。不但加深對理論知識的理解，而且對于集成電路設(shè)計也會有更直觀的認(rèn)識。

(3)充分利用大學(xué)計劃及集成電路設(shè)計平臺（ICC平臺）的建議：由于集成電路EDA軟件價格昂貴，所以高校有必要積極與業(yè)界領(lǐng)先EDA公式進(jìn)行大學(xué)計劃的合作，以相對低的價格購買EDA軟件。同時，還要利用高校當(dāng)?shù)氐募呻娐吩O(shè)計平臺（ICC平臺）的軟件、硬件環(huán)境，設(shè)置合理的實踐類課程。除此之外，由于芯片流片一次的費(fèi)用高，所以實踐類課程和科研項目的流片要充分利用政府對于高校集成電路MPW流片的補(bǔ)助，將一次MPW流片的費(fèi)用降到最低。也使得在一定教學(xué)經(jīng)費(fèi)預(yù)算下，能夠擁有更多次實際芯片Tape-Out、流片、以及芯片實測的經(jīng)驗。

(4)與企業(yè)進(jìn)行積極合作的建議：通過校企合作和科研項目，使得教師充分了解業(yè)界技術(shù)發(fā)展的最新動態(tài)和人才需求，在人才培養(yǎng)方向上能做到有的放矢。營造良好的工程教育環(huán)境，使得師生在有實際意義的工程環(huán)境中得到提高。

3.2 集成電路設(shè)計大賽的改革建議——引入納米級工藝

由北京電子協(xié)會主辦的大學(xué)生集成電路設(shè)計大賽面向大學(xué)生和研究生的專業(yè)性科技活動，是考察學(xué)生集成電路專業(yè)理論知識和解決實際問題能力的比賽，調(diào)動了廣大學(xué)生學(xué)習(xí)集成電路學(xué)科專業(yè)知識的積極性。集成電路設(shè)計大賽有利于促進(jìn)學(xué)科的建設(shè)和發(fā)展；提高教學(xué)質(zhì)量；促進(jìn)學(xué)生綜合素質(zhì)的提高和高校培養(yǎng)質(zhì)量的提高；有利于增加學(xué)校的知名度；有利于增強(qiáng)學(xué)習(xí)氛圍，促進(jìn)良好學(xué)風(fēng)[6]。

但是隨著數(shù)字集成電路芯片功能復(fù)雜性和時鐘頻率的進(jìn)一步提高，以及相對應(yīng)的納米FinFET工藝的出現(xiàn)和完善，越來越多的數(shù)學(xué)芯片采用16nm以下的FinFET工藝，因此業(yè)界日益需要掌握先進(jìn)物理集成方法學(xué)的物理集成工程師。因此，建議大學(xué)生集成電路設(shè)計大賽從現(xiàn)在以模擬電路設(shè)計為主，逐漸轉(zhuǎn)變?yōu)榧劝瑐鹘y(tǒng)工藝模擬集成電路設(shè)計的競賽單元、FPGA競賽單元、也包含基于納米先進(jìn)工藝的數(shù)字集成電路設(shè)計競賽單元。使得數(shù)字集成電路設(shè)計的參賽隊伍能夠以比賽為契機(jī)，接觸到納米FinFET工藝下更復(fù)雜的基本單元模型庫、了解并實際使用納米工藝下物理集成的方法學(xué)進(jìn)行設(shè)計。在實戰(zhàn)中鍛煉隊伍，提高能力。

[1]Iwai, H．, Logic LSI technology roadmap for 22 nm and beyond, Physical and Failure Analysis of Integrated Circuits, 2009． IPFA 2009． 16th IEEE International Symposium on the Date of Conference: 6-10 July 2009．

[2]Shien-Yang Wu,Lin,C．Y．,Chiang, M．C．,Liaw,J．J．,A 16nm FinFET CMOS technology for mobile SoC and computing applications ,Electron Devices Meeting (IEDM),2013 IEEE International(2013),Pages: 9．1．1-9．1．4, DOI: 10．1109/IEDM．2013．6724591．

[3]王志功,王欣,國外集成電路設(shè)計人才培養(yǎng)和環(huán)境建設(shè)國家與地區(qū)計劃簡介[J]．電氣電子教學(xué)學(xué)報,Nov． 2000,22(4):8-13．

[4]肖瑩瑩．普通高校集成電路設(shè)計人才培養(yǎng)探索[J]．勞動保障世界,24-25．

[5]汪金輝,侯立剛,集成電路設(shè)計大賽與創(chuàng)新能力培養(yǎng)[J]．電子世界,Jan．2012:161-162．

[6]耿淑琴,侯立剛．參加2011北京大學(xué)生集成電路的啟示[J]．電子世界,Jan．2012,31-33．

林遠(yuǎn)鎮(zhèn)（1987-），男，碩士，工程師，廈門紫光展銳科技有限公司SOC高級設(shè)計工程師，研究方向：數(shù)字集成電路的物理集成。

致謝：感謝集美大學(xué)教育教學(xué)改革項目（C15555）對本課題的資助。