深圳大學(xué)信息工程學(xué)院 姜 梅 黎永泉 楊 智

超低功耗亞閾值CMOS電壓基準(zhǔn)設(shè)計(jì)

深圳大學(xué)信息工程學(xué)院 姜 梅 黎永泉 楊 智

文章提出了一種采用標(biāo)準(zhǔn)CMOS工藝，基于不同閾值器件的閾值差原理實(shí)現(xiàn)的超低功耗電壓基準(zhǔn)電路。電路實(shí)現(xiàn)了213mV的低基準(zhǔn)電壓輸出，在原有亞閾值電路研究的基礎(chǔ)上，添加超低功耗運(yùn)放電路，降低了輸出電壓的線性調(diào)整率。電路中所有器件都工作在亞閾區(qū)，實(shí)現(xiàn)了超低功耗，在0．8V工作電壓溫度190℃時(shí)的功耗僅為80nW。在20至190℃范圍內(nèi)，平均溫度系數(shù)約為16．5ppm/℃，在0．8到4V工作電壓范圍內(nèi)，線性調(diào)整率為0．044%/V。電源抑制比為73dB@100Hz，核心電路版圖面積約為0．0144mm2。

亞閾值；CMOS電壓基準(zhǔn)；超低功耗；高電源抑制比

0 引言

隨著物聯(lián)網(wǎng)以及可穿戴醫(yī)療產(chǎn)品市場的發(fā)展，對(duì)低功耗集成電路設(shè)計(jì)帶來了嚴(yán)峻的挑戰(zhàn)。低功耗設(shè)計(jì)在便攜設(shè)備中很受青睞，例如植入式醫(yī)療電子產(chǎn)品，個(gè)人手機(jī)，傳感器網(wǎng)絡(luò)和能量收集系統(tǒng)。工作在亞閾區(qū)的MOS器件可以減少系統(tǒng)的能量消耗，尤其是在電壓基準(zhǔn)電路中。但是，工作在亞閾區(qū)的MOS器件對(duì)工藝角以及環(huán)境條件的變化會(huì)更加敏感，對(duì)于電路設(shè)計(jì)者來說，設(shè)計(jì)出良好性能的亞閾電路是一個(gè)不小的挑戰(zhàn)[1]-[5]。

本文首先介紹了亞閾值電壓基準(zhǔn)電路的基本原理，并對(duì)此做了詳細(xì)的器件參數(shù)特性分析，進(jìn)而提出了一個(gè)具有更低溫度系數(shù)、更高電源抑制比、低功耗的可用于便攜設(shè)備系統(tǒng)中的電壓基準(zhǔn)電路。

1 亞閾值電壓基準(zhǔn)電路工作原理

由電流偏置和電壓偏置兩部分組成的基本亞閾值電壓基準(zhǔn)電路如圖1所示。圖中所有器件都工作在亞閾區(qū)，其中高閾值器件M1和標(biāo)準(zhǔn)閾值器件M2、M3構(gòu)成了電流偏置電路，產(chǎn)生一個(gè)正溫系數(shù)的電流IP2，然后此電流被鏡像到后級(jí)二極管連接的電壓偏置電路中，產(chǎn)生了基準(zhǔn)電壓[5]。

圖1 電壓基準(zhǔn)電路原理圖

工作在亞閾區(qū)的CMOS器件的I-V特性可表示為如下形式[1]：

其中VTH(T0)為閾值電壓參考值(T0≈300.15 °k)，VBS為襯底與源端之間的電壓，其中溫度系數(shù)kt1和kt2為負(fù)值。

其中：

在電壓偏置子電路中，IP2鏡像給了IP3，所以IP3類似IP2的亞閾值電流表達(dá)式。即圖1中基準(zhǔn)電壓VREF的溫度特性只和熱電勢VT以及器件閾值VTH有關(guān)。利用零溫系數(shù)的條件，最終的基準(zhǔn)電壓表達(dá)式如下：

根據(jù)亞閾值斜率因子特性，m4約等于Δm，中輸出電壓可簡化近似為不同閾值器件的閾值差。考慮到器件的襯偏效應(yīng)和亞閾值斜率因子的近似性，最終的輸出電壓小于理論計(jì)算的閾值電壓差值。

2 高性能亞閾值電壓基準(zhǔn)電路

由于亞閾值電壓基準(zhǔn)電路中使用了自偏置電流子電路，容易存在零狀態(tài)簡并點(diǎn)，所以電路正常工作還需要添加啟動(dòng)電路。完整的帶有啟動(dòng)電路和運(yùn)放鉗位的電壓基準(zhǔn)電路如圖2所示。電路主要由三部分組成，包括啟動(dòng)電路，電流偏置子電路以及基準(zhǔn)電壓子電路。

圖2 改進(jìn)后亞閾值基準(zhǔn)電壓電路原理圖

其中啟動(dòng)電路利用M14的MOS電容上電充電作用，令M15導(dǎo)通，將電路PMOS電流鏡電壓拉低使其導(dǎo)通，從而將電路拉出零電流偏置狀態(tài)，讓電路正常工作。電流偏置子電路中添加運(yùn)放電路，改進(jìn)M5與M6的電流鏡像能力，從而降低電路的線性調(diào)整率，相比無運(yùn)放電路，線性調(diào)整的性能提高一個(gè)數(shù)量級(jí)。電流偏置子電路和基準(zhǔn)電壓子電路工作原理如第一部分所述，最終電路輸出接近零溫系數(shù)的基準(zhǔn)電壓VREF。

3 仿真結(jié)果

采用華潤上華0.18um混合信號(hào)CMOS工藝實(shí)現(xiàn)的版圖如下圖3所示，包含PAD的整體面積為0.09mm2。

基于華大九天Aether集成電路設(shè)計(jì)平臺(tái)，得到基準(zhǔn)電壓版圖后仿真的一系列結(jié)果如下：

如圖4所示，為室溫下輸出基準(zhǔn)電壓與工作電壓關(guān)系曲線，在0.8至4V電壓范圍內(nèi)，輸出為213mV，變化約為0.3mV，達(dá)到了0.044%/V的線性調(diào)整率；圖5為工作溫度范圍內(nèi)消耗電流與工作電壓的關(guān)系，可看到消耗電流變化為2-70nA，且與電壓基本無關(guān)，與溫度成一定的正相關(guān)；圖6為不同工作電壓下，輸出電壓的溫度特性曲線，可得到平均的溫度系數(shù)約為16.5ppm/℃；圖7為啟動(dòng)時(shí)間與工作電壓關(guān)系曲線，可看到0.8V電壓時(shí)啟動(dòng)時(shí)間約為12mS，其他較高電壓時(shí)，啟動(dòng)時(shí)間約為4mS；圖8為輸出基準(zhǔn)電壓的電源抑制比曲線，在接1pF負(fù)載電容情況下，低頻處達(dá)到了73dB，由于采用低功耗運(yùn)放，在5KHz頻率附近產(chǎn)生了peaking現(xiàn)象，此處的電源抑制比最小。約為38dB。

圖3 電壓基準(zhǔn)電路版圖

圖4 輸出基準(zhǔn)與電源電壓關(guān)系圖

圖5 不同電壓下消耗電流溫度曲線圖

圖6 不同電壓下輸出基準(zhǔn)電壓溫度曲線圖

圖7 不同電壓下啟動(dòng)時(shí)間曲線圖

圖8 輸出基準(zhǔn)電壓電源抑制比@VDD=2V

4 結(jié)論

本文基于0.18umCMOS混合信號(hào)工藝實(shí)現(xiàn)了一個(gè)超低功耗，高電源抑制比，低溫度系數(shù)的電壓基準(zhǔn)，電路中全部器件都工作在亞閾區(qū)。使用低壓低功耗運(yùn)放減小了電路的線性調(diào)整率。最大的電流消耗約為70nA。此電路可應(yīng)用于便攜系統(tǒng)的處理器或者電源管理芯片中，比如手機(jī)，植入式醫(yī)療設(shè)備和智能傳感器網(wǎng)絡(luò)系統(tǒng)。

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圖3.2 各個(gè)電源電壓下的效率匯總

4 結(jié)語

本文設(shè)計(jì)了一個(gè)超低功耗高效率的BUCK型能量收集芯片。該能量收集芯片在CSMC 0.35μm CMOS工藝下進(jìn)行電路設(shè)計(jì)和版圖設(shè)計(jì)。仿真顯示，在工作電壓為5.5V時(shí)，電路欠壓時(shí)功耗為360nA，在無負(fù)載正常輸出時(shí)功耗為530nA，峰值效率為96%。

參考文獻(xiàn)

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姜梅（1976-），女，深圳大學(xué)信息工程學(xué)院講師，碩士生導(dǎo)師。

黎永泉（1991-），男，深圳大學(xué)信息工程學(xué)院集成電路工程專業(yè)研究生，主要研究低功耗電源管理芯片系統(tǒng)建模與實(shí)現(xiàn)。

楊智（1989-），男，深圳大學(xué)信息工程學(xué)院集成電路工程專業(yè)研究生，主要研究低功耗電源管理芯片系統(tǒng)設(shè)計(jì)。