基于FPGA的正交信號發(fā)生器設計

楊峰1，文枰2

(1.四川文理學院國有資產(chǎn)管理處，四川達州635000；

2.重慶大學光電工程學院，重慶沙坪壩400030)

摘要：根據(jù)直接數(shù)字頻率合成(DDS)技術，設計了基于FPGA的正交信號發(fā)生器，以用于雙通道微弱信號相關檢測電路中.首先介紹了DDS技術的基本原理；其次采用硬件描述語言編寫各個模塊的代碼，并對其進行功能仿真和驗證；然后對各個模塊進行硬件電路設計；最后對設計的正交信號發(fā)生器進行了實驗測試.測試結果表明：正交信號發(fā)生器的輸出信號的頻率特性和相位特性具有很高的穩(wěn)定性，能夠滿足相關檢測電路的要求.

關鍵詞：正交信號；直接數(shù)字頻率合成；FPGA

收稿日期：2015-03-21

基金項目：四川文理學院2014年度青年啟動項目“GMR生物傳感器專用數(shù)字鎖相檢測電路設計”(2014Z006Q)

作者簡介：楊峰(1986— )，男，四川通江人.碩士，主要從事儀器科學與技術研究.

中圖分類號：TN911文獻標志碼：A

0引言

雙通道微弱信號相關檢測電路需要兩路相位差為90°的正弦信號(正交信號)作為參考信號.[1]由相關檢測理論可知，正交參考信號的性能(如信號相位的穩(wěn)定性)將直接決定微弱信號檢測的質(zhì)量.

有以下幾種方法來產(chǎn)生正交信號：1)采用專用信號發(fā)生器產(chǎn)生正交信號.這種方法的缺點是專用信號發(fā)生器體積較大、價格貴和不易攜帶等，通常只適合于在實驗室做研究使用；2)采用專門芯片(如AD9850)搭建電路來產(chǎn)生正交信號.這種方法的缺點是：一旦電路設計完成以后，就很難再根據(jù)實際需要對輸出信號的頻率、相位和幅度等參數(shù)進行調(diào)節(jié)；3)采用直接數(shù)字頻率合成(DDS，Direct Digital Synthesis)技術來實現(xiàn).

直接數(shù)字頻率合成(DDS)技術[2]是一種全數(shù)字的頻率合成技術，它在信號的相對帶寬、頻率轉換時間、相位連續(xù)性、高分辨率以及集成化等一系列性能指標方面都優(yōu)于傳統(tǒng)的頻率合成技術.

1直接數(shù)字頻率合成(DDS)技術的原理

直接數(shù)字頻率(DDS)技術以奈奎斯特采樣定理為基礎.[3]一般來說，DDS系統(tǒng)由相位累加器、波形存儲器、數(shù)模轉換器和濾波器等部分組成.[4]在系統(tǒng)時鐘的驅(qū)動下，相位累加器將頻率控制字線性累加，得到的相位字對波形存儲器尋址，使之輸出與相位字相對應的幅度值，在經(jīng)過數(shù)模(D/A)轉換器將其轉換成相應的階梯波后，再用低通濾波器對階梯波進行平滑處理，就得到所需的連續(xù)波形.圖1為DDS的原理圖.

圖1　DDS原理框圖

DDS的輸出信號的頻率fout是系統(tǒng)時鐘頻率fclk、相位累加器的位數(shù)N和頻率控制字K的函數(shù)，數(shù)學關系式為：

(1)

其頻率分辨率為：

(2)

由上式可見，當系統(tǒng)時鐘頻率fclk一定時，相位累加器的位數(shù)N越大，DDS輸出信號的頻率分辨率就越高.

1.1相位累加器

相位累加器是DDS的重要組成模塊，由N位加法器和N位累加寄存器構成.在系統(tǒng)時鐘的作用下，相位累加器將頻率控制字進行線性的累加.當相位累加器加滿時便產(chǎn)生一次溢出.相位累加器的溢出頻率就是DDS輸出信號的頻率，而相位累加器的輸出數(shù)據(jù)是合成信號的相位.圖2為相位累加器的原理圖.

圖2　相位累加器原理圖

由DDS的原理可知，為了提高DDS輸出信號的頻率分辨率，可以采用位寬較大的相位累加器，也就是增大N值.[5]但是考慮到ROM查找表的容量限制，地址的位寬A(A

1.2波形存儲器

波形存儲器是用來存儲一個完整周期的正弦波和余弦波的相位序列以及與其相對應的幅度量化序列.用相位累加器輸出的相位字的高A位作為波形存儲器的輸入地址，就可以把波形存儲器中相應的波形幅度值讀取出來，從而實現(xiàn)相位字到信號幅度的轉換.

2DDS的硬件電路實現(xiàn)

正交信號發(fā)生器主要包括相位累加器、波形存儲器、數(shù)模轉換器和低通濾波器等幾個模塊組成.本設計中的相位累加器模塊、波形存儲器模塊以及數(shù)模轉換器控制模塊采用FPGA芯片實現(xiàn)，選用Altera公司的型號為EP2C8Q208C8的FPGA芯片，所有代碼采用Verilog HDL編寫.[7-8]

2.1相位累加器的FPGA實現(xiàn)

相位累加器的位寬N取32位，頻率控制字K的位寬也取32位，ROM查找表的地址位寬A取10位.FPGA系統(tǒng)時鐘頻率設計為20MHZ，如要得到頻率為1000HZ的輸出信號，就可以根據(jù)公式(1)計算出頻率控制字：

K=214748.3648

為了節(jié)省FPGA資源，我們采用整數(shù)運算，因此將頻率控制字取整為：

K=214748

可以計算，由頻率控制字取整造成的誤差很小，基本可以忽略不計.

用Verilog HDL編寫相位累加器的代碼，在Quartus II軟件中編譯綜合.圖3為相位累加器的RTL視圖.

圖3　相位累加器的RTL視圖

2.2波形存儲器的FPGA實現(xiàn)

首先利用Matlab軟件生成正弦、余弦波形量化數(shù)據(jù)，并用Quartus II軟件中的Memory Initialization File工具生成ROM模塊中存儲的波形數(shù)據(jù)文件(*.mif文件)；然后再用Quartus II中的 Mega Wizard Plug-In Manager工具生成一個ROM模塊，選擇其深度為1024，位寬為16位，建立兩個波形存儲器(一個正弦一個余弦).圖4為其RTL視圖.

圖4　ROM查找表的RTL視圖

2.4低通濾波器電路設計

從D/A轉換器輸出的信號中還含有高頻諧波及雜散噪聲成分，為了得到純凈的輸出波形，采用低通濾波器對其進行濾波處理.本設計中選用AD公司生產(chǎn)的AD820芯片設計二階有源低通濾波器.

3仿真和實驗結果

為了驗證設計的效果，采用ModelSim軟件對設計的DDS模塊進行功能仿真.圖5為仿真結果.由仿真結果清晰可見，兩路信號(一路為正弦信號，一路為余弦信號)的頻率和相位都很好的達到了設計要求.

圖5　功能仿真結果

功能仿真驗證設計的正確性后，將Verilog HDL代碼編譯后的*.sof文件燒錄到FPGA芯片中，并級聯(lián)各個模塊電路，然后對系統(tǒng)電路進行整體測試.

采用Agilent公司型號為DSO6014A的數(shù)字存儲示波器觀察正交信號發(fā)生器的輸出信號波形.圖6為示波器觀察結果.

圖6　示波器觀察結果

由實驗結果顯示，設計的正交信號發(fā)生器輸出的兩路正弦信號的頻率都為1KHZ，且兩路正弦信號的相位差保持為90°.

參考文獻:

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[2] A. L. Bramble.Directdigitalfrequencysynthesis[J].in Proc.35th Annu. Preq. Contr. Symp., USERACOM (Ft. Monmouth,NJ), May 1981:406-414.

[3] 白居憲. 直接數(shù)字頻率合成[M].西安：西安通大學出版社,2006：5-10.

[4] 陳小榮．基于DDS的正弦信號發(fā)生器設計[J]．儀器儀表用戶,2006(4):98-100.

[5] Pau1 O’ Leary, Franeo Maloberti.ADirectDigitalSynthesizerwithImprovedSpectralPerformance[J].IEEE Trans on Communications, vol.39,July 1991:1046-1048.

[6] Chao Huang, Lixiang Ren.AsystematicfrequencyplanningmethodinDirectDigitalSynthesizer(DDS)Design[J].Wireless Communications & Signal Processing(WCPS 2009),Nanjing,China,vol.1, pp.1-4, November 2009.

[7] 夏雨聞. Verilog數(shù)字系統(tǒng)設計教程[M]. 北京:北京航空航天大學出版社, 2008:1-86.

[8] 云創(chuàng)工作室.Verilog HDL程序設計與實踐[M].北京：人民郵電出版社，2009:100-200.

[責任編輯范藻]

The Design of Orthogonal Signal Generator Based on FPGA

YANG Feng1, WEN Ping2

(1.State-owned Asset Management Department of Sichuan University of Arts and Sciences, Dazhou Sichuan 635000;

2.Optoelectronic Engineering School of Chongqing University, Chongqing 400030, China)

Abstract:According to the direct digital frequency synthesis technology, an orthogonal signal generator is designed by using FPGA chip. The purpose is to use it for dual channel weak signal correlated detection circuit. First, the basic principle of DDS technology is introduced; second, the code of each module is edit by using hardware language, and did the functional simulation; then, designed the hardware circuit of each module; finally, the experimental test has been done for the orthogonal signal generator. Experimental results show that the frequency characteristic and phase characteristic of the orthogonal signal generator's output signal has very high stability and meets the requirements of the correlated detection circuit.

Key words:orthogonal signal; direct digital frequency synthesis; FPGA