耿合龍 冷用斌 周偉民 賴龍偉 沈 通 閻映炳

1（昆明船舶設備研究試驗中心 昆明 650051）

2（中國科學院上海應用物理研究所 嘉定園區(qū) 上海 201800）

上海光源儲存環(huán)束流軌道聯(lián)鎖系統(tǒng)升級

耿合龍1冷用斌2周偉民2賴龍偉2沈 通2閻映炳2

1（昆明船舶設備研究試驗中心 昆明 650051）

2（中國科學院上海應用物理研究所 嘉定園區(qū) 上海 201800）

針對上海光源機器故障分析的需求，對原有儲存環(huán)束流軌道聯(lián)鎖系統(tǒng)進行升級，實現(xiàn)對儲存環(huán)束流位置測量系統(tǒng)中140臺束流位置監(jiān)測器(Beam Position Monitor, BPM)電子學輸出的聯(lián)鎖信號進行標記，同時鎖存丟束過程中所有BPM電子學中的逐圈軌道數(shù)據(jù)。聯(lián)鎖信號的處理與鎖存觸發(fā)信號的輸出在FPGA (Field Programmable Gate Array)內完成。該系統(tǒng)集成至儲存環(huán)的物理實驗與工業(yè)控制系統(tǒng)(Experimental Physics and Industrial Control System, EPICS)控制系統(tǒng)之中。束流檢測實驗表明，該系統(tǒng)能夠準確區(qū)分不同BPM電子學輸出的聯(lián)鎖信號，同時鎖存丟束時逐圈軌道數(shù)據(jù)，并通過該系統(tǒng)觀測到了儲存環(huán)束流丟失過程中的逐圈軌道變化。

上海光源，束流測量，軌道聯(lián)鎖，F(xiàn)PGA

上海光源(Shanghai Synchrotron Radiation Facility, SSRF)是我國第三代高性能同步輻射裝置，儲存環(huán)束流軌道聯(lián)鎖系統(tǒng)為加速器的安全運行提供了重要保障，能夠避免束流軌道畸變對加速器造成損壞。束流軌道聯(lián)鎖信號來自于束流位置測量系統(tǒng)中的140臺束流位置監(jiān)測器(Beam Position Monitor, BPM)電子學設備，BPM電子學接收束流位置探頭射頻信號，處理后提供束流位置數(shù)據(jù)、聯(lián)鎖狀態(tài)信息，并接收觸發(fā)信號鎖存特定的逐圈軌道數(shù)據(jù)等[1]。儲存環(huán)原有的束流軌道聯(lián)鎖系統(tǒng)無法對各BPM電子學的聯(lián)鎖輸出信號進行記錄，以確定其先后順序；同時也無法鎖存丟束前逐圈軌道數(shù)據(jù)，后續(xù)故障分析缺乏原始數(shù)據(jù)。針對這些問題，有必要對束流軌道聯(lián)鎖系統(tǒng)進行升級改造，使之成為加速器研究和故障分析的有力工具。國外加速器實驗室，如英國Diamond光源等，都構建有類似的系統(tǒng)，能夠鎖存丟束過程中的逐圈軌道數(shù)據(jù)。

1 物理需求

據(jù)上海光源束流軌道聯(lián)鎖系統(tǒng)升級改造要求[2]，需要實現(xiàn)對全環(huán)BPM電子學輸出聯(lián)鎖信號的時序甄別，同時鎖存丟束前的逐圈軌道數(shù)據(jù)，文獻[2]詳述了系統(tǒng)的方案與實驗室測試。升級改造后的系統(tǒng)應達到以下技術指標：

(1) 能夠分辨140個聯(lián)鎖信號的先后順序，時間分辨率在一個回旋周期(1.44 μs)內；

(2) 傳輸至各本地站的鎖存觸發(fā)信號在同一個回旋周期(1.44 μs)內到達，確保所有BPM電子學鎖存逐圈軌道數(shù)據(jù)的時間起點相同。

升級后的束流軌道聯(lián)鎖系統(tǒng)應能夠兼容原有的聯(lián)鎖系統(tǒng)，方便新舊束流軌道聯(lián)鎖模塊的逐漸替換。同時，當新系統(tǒng)出現(xiàn)問題時，可以臨時切換回原有系統(tǒng)，最大程度地降低系統(tǒng)升級過程對加速器運行的影響，實現(xiàn)系統(tǒng)的平穩(wěn)過渡。

2 系統(tǒng)設計

儲存環(huán)束流軌道聯(lián)鎖信號來自于束流位置測量系統(tǒng)中的BPM電子學，BPM電子學對束流位置探頭信號進行處理，得到10 kHz數(shù)據(jù)率的束流位置數(shù)據(jù)。當束流軌道偏離軌道閾值或者BPM電子學模數(shù)轉換器(Analog-to-Digital Converter, ADC)長時間溢出時，該位置處的BPM電子學輸出聯(lián)鎖信號。BPM電子學具有PM (Post Mortem)端口，輸入PM觸發(fā)信號時能夠鎖存丟束過程中的逐圈軌道數(shù)據(jù)。PM 可緩存至少早于PM信號觸發(fā)前的16 K逐圈軌道數(shù)據(jù)，通過控制網(wǎng)絡能夠獲取該數(shù)據(jù)，進而分析突發(fā)丟束等關鍵事件[3?9]。

2.1 系統(tǒng)硬件結構

BPM電子學分布于儲存環(huán)技術走廊內的20個單元，每個單元包含7臺BPM電子學、1臺定時信號扇出模塊[1]。針對束流軌道聯(lián)鎖系統(tǒng)中涉及到的上百路信號，選用具有160路數(shù)字輸入輸出(Digital Input/Output, DIO)的NI PXI 7813R FPGA板卡[10]對信號進行處理。其中140路用作聯(lián)鎖信號輸入端；4路作為備用輸入端，用于接收/扇出其它信號；4路輸出聯(lián)鎖信號至高頻系統(tǒng)；12路輸出特定延時的PM觸發(fā)信號至各單元，通過每個單元的定時信號扇出模塊將PM信號扇出至7臺BPM電子學，如圖1所示。

圖1 儲存環(huán)BPM電子學位置分布圖Fig.1 Storing ring BPM electronics location map.

采用62.5/125 μm 8芯多模光纜將每個單元內的7路聯(lián)鎖信號傳輸至C08單元的匯總接收端。為每個單元設計了聯(lián)鎖信號發(fā)送模塊，用于傳輸7路聯(lián)鎖信號和1路PM信號，并提供與舊系統(tǒng)兼容的接口。在匯總端設計了聯(lián)鎖信號接收模塊，如圖2所示。每個接收模塊接收5個單元的聯(lián)鎖信號，并輸出5路PM信號至對應單元。匯總端包含4個接收模塊，通過4根68芯高密度電纜與NI PXI 7813R FPGA (Field Programmable Gate Array)板卡的4個連接頭相連，該板卡插于NI PXI-1042機箱，通過PXI總線與PXI-8106控制器通信。

FPGA板卡實現(xiàn)對聯(lián)鎖信號時序的判別，輸出的PM信號需要考慮不同長度光纖的延時。為確保所有BPM電子學鎖存逐圈軌道數(shù)據(jù)的時間起點相同，需要在FPGA內對光纖延時進行補償。要求輸出的PM信號延時可調，方便后續(xù)維護。

圖2 聯(lián)鎖信號處理本地站Fig.2 Photo of local interlock process station.

2.2 系統(tǒng)軟件結構

上海光源控制系統(tǒng)在物理實驗與工業(yè)控制系統(tǒng)(Experimental Physics and Industrial Control System，EPICS)架構下構建[11]，絕大部分設備運行于Linux操作系統(tǒng)[12]。為實現(xiàn)儲存環(huán)束流軌道聯(lián)鎖系統(tǒng)與其它系統(tǒng)的融合，并考慮系統(tǒng)的穩(wěn)定性，選用Linux操作系統(tǒng)替換NI PXI-8106控制器上原有的Windows XP系統(tǒng)。

系統(tǒng)開發(fā)環(huán)境為CentOS Linux6.4，EPICS IOC基于Base 3.14.12，Asyn 4-22[13]。NI PXI-8106控制器作為輸入輸出控制器(Input/Output Controller, IOC)裝載EPICS運行數(shù)據(jù)庫，并與NI PXI 7813R FPGA板卡通信?？刂破髟谶\行EPICS IOC時將FPGA可執(zhí)行文件加載至FPGA板卡運行。通過編寫驅動程序實現(xiàn)IOC對FPGA內相關寄存器的讀寫操作。軟件結構如圖3所示。

圖3 束流軌道聯(lián)鎖控制系統(tǒng)軟件架構Fig.3 Software architecture of the interlock control system.

中央控制室的操作員可以監(jiān)測系統(tǒng)的狀態(tài)和調整相關的參數(shù)。操作員控制臺(Operator Interface, OPI)控制面板包括FPGA程序復位、聯(lián)鎖狀態(tài)顯示、各BPM電子學聯(lián)鎖輸入信號旁路、聯(lián)鎖信號判別結果等。發(fā)生軌道聯(lián)鎖后，對軌道聯(lián)鎖信號的判別結果以文本和圖形兩種形式顯示。

3 聯(lián)鎖信號判別實驗室測試

采用FPGA板卡輸出先后延時為100 ns的脈沖寬度為1 μs信號IL1、IL2、IL3、IL4、IL5、IL6模擬聯(lián)鎖信號。其中，IL1、IL2、IL3由5 m光纖傳輸，IL4、IL5、IL6由100 m光纖傳輸。在NI PXI 7813R FPGA板卡內測量各路信號到達時間與真實值的對比如表1所示，測量的標準偏差在10 ns以內。

表1 模擬聯(lián)鎖信號測量值Table 1 Measured value of simulated interlock signal.

4 系統(tǒng)在線測試

利用加速器機器研究時間，替換C16、C17單元原有的聯(lián)鎖控制器，將兩個單元的聯(lián)鎖信號通過光纖傳輸至NI PXI 7813R FPGA板卡進行判別。在進行高流強的注入過程中，偶發(fā)BPM電子學輸出聯(lián)鎖信號，導致高頻關閉，束流丟失。在NI PXI 7813R FPGA板卡端檢測到BPM電子學16-3輸出聯(lián)鎖信號。

讀取BPM電子學鎖存的逐圈軌道數(shù)據(jù)進行分析，該數(shù)據(jù)包含正比于束流流強的和信號(S)、束流水平方向位置(X)、束流垂直方向位置(Y)，該數(shù)據(jù)作圖如圖4所示，設置PM信號到達BPM電子學時坐標為0。

圖4 丟束時逐圈軌道變化Fig.4 Changes of turn by turn data when beam was lost.

從圖4可以看出，編號為16-3 BPM電子學在0圈時檢測到束流位置發(fā)生較大偏移輸出聯(lián)鎖，而其他BPM電子學并沒有檢測到束流位置偏移。經(jīng)過實驗室模擬束流丟失測試，束流位置偏移到BPM電子輸出聯(lián)鎖信號的延時為100?200 μs（約100圈），因此束流位置偏移時刻應該在?100圈左右。16-3 BPM電子學聯(lián)鎖的原因可能為流強增加過程中BPM電子學自動調整增益導致的“毛刺”。在圖4中，產(chǎn)生聯(lián)鎖后，束流在約680圈（約1 ms）后完全丟失，丟束過程持續(xù)了180圈（約259 μs）。

在加速器正常運行，束流流強為61 mA時，開啟16-1、16-5、16-7、17-1、17-7 BPM電子學聯(lián)鎖輸出。更改16-1 BPM電子學聯(lián)鎖檢測閾值，16-1 BPM電子學輸出聯(lián)鎖信號至高頻，高頻關閉后束流丟失，其余BPM電子學依次輸出聯(lián)鎖。將各BPM電子學鎖存的逐圈軌道數(shù)據(jù)作圖，如圖5所示。

圖5 丟束時逐圈軌道變化Fig.5 Changes of turn by turn data when beam was lost.

在NI PXI 7813R FPGA板卡端依次檢測到16-1、16-5、16-7、17-1、17-7 BPM電子學輸出聯(lián)鎖信號，各路聯(lián)鎖信號達到時間依次為0 μs、1040 μs、 1187 μs、1195 μs、1445 μs，該測量結果與圖5相吻合。如圖5所示，16-1 BPM電子學在0 圈時輸出聯(lián)鎖信號至高頻系統(tǒng)，高頻關閉后，束流丟失，16-5 BPM電子學在525 圈（約756 μs）檢測到束流X方向位置超出聯(lián)鎖閾值，經(jīng)過延時100?200 μs后輸出聯(lián)鎖。

5 結語

升級后的上海光源儲存環(huán)束流軌道聯(lián)鎖系統(tǒng)能夠與原有系統(tǒng)兼容。該系統(tǒng)集成于EPICS控制系統(tǒng)，中央控制室可以通過可擴展顯示管理器(Extensible Display Manager, EDM)界面監(jiān)測系統(tǒng)的狀態(tài)和調整相應的參數(shù)。在機器研究時間進行了帶束測試，結果表明新的系統(tǒng)能夠準確區(qū)分不同BPM電子學輸出的聯(lián)鎖信號，能夠同時觸發(fā)所有BPM電子學鎖存丟束前逐圈軌道數(shù)據(jù)。通過對鎖存的逐圈軌道數(shù)據(jù)的分析，NI PXI 7813R FPGA板卡端檢測到BPM電子學輸出聯(lián)鎖信號順序與逐圈軌道數(shù)據(jù)結果相符合，驗證了測量結果的準確性，達到了設計要求，同時也觀測到了儲存環(huán)丟束過程中的逐圈軌道的變化情況。

致謝 感謝上海光源提供的機器研究時間。

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CLC TL506.6, TL594

Storage ring beam orbit interlock system upgrade for SSRF

GENG Helong1LENG Yongbin2ZHOU Weimin2LAI Longwei2SHEN Tong2YAN Yingbing2
1(Kunming Shipbone Equipment Research and Test Center, Kunming 650051, China)
2(Shanghai Institute of Applied Physics, Chinese Academy of Sciences, Jiading Campus, Shanghai 201800, China)

Background: Required by machine malfunction analysis, the beam orbit interlock system for the storage ring needs to be upgraded at the Shanghai Synchrotron Radiation Facility (SSRF). Purpose: This study aims to implement an upgraded new interlock system that can label 140 interlock signals coming from different Beam Position Monitor (BPM) electronics and record all data in the new system. And the turn-by-turn data in the BPM electronics Post Mortem buffer will be latched whenever the interlock occurs. Methods: The interlock signals and the latch signals were transmitted through the optical fiber and processed in an NI PXI 7813R Field Programmable Gate Array (FPGA) board. NI PXI-8106 controller is configured to run Linux operation system for Input/Output Controller (IOC) of Experimental Physics and Industrial Control System (EPICS) and communicate with PXI 7813R board which processes all interlock signals. Results: All interlock signal processing and latched trigger signal output were achieved in the FPGA board. The new system was fully integrated to the main EPICS for the storage ring. And the system runs as expected. Conclusions: The online test data show that the new system can detect the first interlock signal caused by the machine abnormality while the turn-by-turn data are latched. The analysis of turn-by-turn data shows the first BPM electronics which sends the interlock signal. The result is consistent with the FPGA board. Meanwhile, beam orbit changes were observed during beam abortions.

SSRF, Beam diagnostics system, Beam orbit interlock, FPGA

TL506.6，TL594

10.11889/j.0253-3219.2015.hjs.38.100101

上海光源、國家自然科學基金(No.11375255、No.11305253)資助

耿合龍，男，1988年出生，2015年于中國科學院大學獲碩士學位，從事數(shù)據(jù)采集與處理研究

閻映炳，E-mail: yanyingbing@sinap.ac.cn

2015-06-26，

2015-07-27

10.3788/HPLPB20122412.2893 ZOU Junying, FANG Jia, SUN Baogen, et al. Characterization test of Libera Brilliance Single Pass processor[J]. High Power Laser and Particle Beams, 2012, 24(12): 2893?2896. DOI: 10.3788/HPLPB20122412.2893