耿啟立

（中國地質(zhì)裝備集團(tuán)有限公司，北京 100102）

（續(xù)上期）

3 接收芯片

3.1 封裝及引腳

接收芯片CY7B933有28腳SOIC、PLCC和LCC三種封裝形式，SOIC封裝如圖6所示，PLCC／LCC封裝如圖7所示。引腳功能如表3所示。

圖6 CY7B933SOIC封裝示意圖

7 CY7B933PLCC／LCC封裝示意圖

3.2 芯片構(gòu)成及功能

CY7B933接收芯片主要由串行數(shù)據(jù)輸入、PECLTTL電平轉(zhuǎn)換、同步時(shí)鐘、成幀器、移位寄存器、解碼寄存器、解碼器、輸出寄存器和測試邏輯等單元構(gòu)成，內(nèi)部功能框圖如圖8所示，各單元功能詳述如下。

圖8 CY7B933內(nèi)部功能框圖

3.2.1 串行數(shù)據(jù)輸入

INA±和INB±差分對(duì)是接收芯片的數(shù)據(jù)位流輸入端口，由A／B輸入端來選擇。當(dāng)A／B為高電平時(shí)，選擇INA±為串行數(shù)據(jù)位流輸入；當(dāng)A／B為低電平時(shí)，選擇INB±為串行數(shù)據(jù)位流輸入。A／B端口和光纖接口模塊的ECL 100K信號(hào)兼容，當(dāng)選用TTL電平芯片作為A／B端口控制時(shí)，需通過上拉電阻對(duì)A／B端口上拉。

INA±和INB±差分門限容許導(dǎo)線互連濾波損失或傳輸衰減大于20dB（VDIF＞50mV），亦可直接連接到光纖接口模塊（任一ECL邏輯系列，不限于ECL 100K），其共模容限限定為單端口電壓范圍，允許最高輸入為VIN＝VCC，允許最低輸入為VIN＝GND＋2.0V。

表3 CY7B933引腳功能說明

3.2.2 PECL－TTL電平轉(zhuǎn)換

INB（INB＋）和SI（INB－）輸入功能由SO管腳的連接方式確定。如不需要PECL／TTL轉(zhuǎn)換功能，SO管腳連接到VCC，內(nèi)部傳感器電路檢測到該連接方式，INB±設(shè)置為差分對(duì)輸入（差分串行數(shù)據(jù)輸入）；如需要PECL／TTL轉(zhuǎn)換功能，SO管腳連接正常的TTL負(fù)載，INB＋設(shè)置為單端ECL 100K輸入，INB－設(shè)置為單端ECL 100K狀態(tài)輸入（SI）。

3.2.3 時(shí)鐘同步

時(shí)鐘同步功能由內(nèi)嵌PLL鎖相環(huán)通過跟蹤輸入位數(shù)據(jù)流頻率、“對(duì)齊”串行數(shù)據(jù)變換和PLL內(nèi)部位速率時(shí)鐘相位來完成。時(shí)鐘同步單元還包括以字節(jié)為單位從移位寄存器向解碼寄存器傳送數(shù)據(jù)的控制邏輯，控制傳輸數(shù)據(jù)的計(jì)數(shù)器由成幀器邏輯進(jìn)行初始化，來自位計(jì)數(shù)器帶緩沖輸出的CKR用于控制解碼寄存器和輸出寄存器的傳送。

時(shí)鐘輸出邏輯設(shè)計(jì)為：當(dāng)幀重構(gòu)使計(jì)數(shù)器被終止時(shí)，CKR的周期和脈沖寬度均不會(huì)小于正常狀態(tài)。依據(jù)幀重構(gòu)發(fā)生的時(shí)刻，幀重構(gòu)可以延展CKR周期90%以上，CKR正向脈寬和負(fù)向脈寬均會(huì)被展寬。

REFCLK輸入提供字節(jié)速率參考頻率，當(dāng)沒有串行輸入數(shù)據(jù)時(shí)，用來提高PLL鎖相環(huán)的捕獲時(shí)間和CKR的限制解鎖頻率偏移。REFCLK頻率需在發(fā)送芯片CKW時(shí)鐘頻率±0.1%范圍內(nèi)。

3.2.4 成幀器

成幀器邏輯檢查輸入位數(shù)據(jù)流中定義字節(jié)邊界的參數(shù)，該組合邏輯濾波器查詢定義為特殊字符“逗號(hào)”（K28.5）的X3.230符號(hào)。當(dāng)查詢到該特殊字符時(shí)，時(shí)鐘同步單元里的自由運(yùn)行位計(jì)數(shù)器復(fù)位到其初始狀態(tài)，從而以準(zhǔn)確的字節(jié)邊界正確地進(jìn)行數(shù)據(jù)組幀。

串行數(shù)據(jù)出現(xiàn)的隨機(jī)誤碼，會(huì)使某些數(shù)據(jù)參數(shù)錯(cuò)碼用K28.5來標(biāo)識(shí)，從而導(dǎo)致數(shù)據(jù)組幀錯(cuò)誤。正常信息數(shù)據(jù)組幀期間，RF輸入禁止幀重構(gòu)可以避免數(shù)據(jù)組幀錯(cuò)誤。當(dāng)RF保持低電平時(shí)，HOTLink接收器對(duì)輸入數(shù)據(jù)反序列化；當(dāng)RF上升為高電平，直到檢測到K28.5前，RDY被禁止，之后迅速將RDY恢復(fù)到正常功能。在RF維持高電平期間，誤碼可能引發(fā)組幀錯(cuò)誤，之后的所有數(shù)據(jù)將被損壞。同樣，K28.7 后跟著 D11.x、D20.x，或者 SVS（c0.7）后跟著 D11.x將產(chǎn)生 K28.5字符，引發(fā)組幀錯(cuò)誤。在RF維持高電平期間，必須禁止這些序列。

如果RF保持高電平時(shí)間大于2048字節(jié)，成幀器變?yōu)殡p字節(jié)組幀，和單字節(jié)組幀比較，雙字節(jié)組幀大大降低了產(chǎn)生錯(cuò)誤的可能性。

3.2.5 移位寄存器

在同步時(shí)鐘邏輯同步下，移位寄存器自串行數(shù)據(jù)輸入端口每次輸入一位串行數(shù)據(jù)，將數(shù)據(jù)按位傳送給成幀器，按字節(jié)傳送給解碼寄存器。

3.2.6 解碼寄存器

解碼寄存器按時(shí)鐘同步單元確定的邏輯，按字節(jié)接收來自移位寄存器的數(shù)據(jù)，由解碼寄存器將數(shù)據(jù)傳送給解碼器，解碼器一直保持?jǐn)?shù)據(jù)到被輸出寄存器鎖存。

3.2.7 解碼器

在解碼器內(nèi)，并行數(shù)據(jù)由ANSI X3.230 8B／10B編碼數(shù)據(jù)轉(zhuǎn)換為“原始數(shù)據(jù)”。解碼器采用如表2所示的有效數(shù)據(jù)編碼表（SC／D為低電平）和表4所示的有效特殊字符碼和序列表（SC／D為高電平）進(jìn)行解碼，SC／D輸出低電平表示數(shù)據(jù)模式，SC／D輸出高電平表示特殊字符模式。RVS輸出高電平和特定的特殊字符，表示閑置參量或不一致錯(cuò)誤。

3.2.8 輸出寄存器

輸出寄存器用來保存輸出數(shù)據(jù)（Q0–7、SC／D和RVS），并利用字節(jié)時(shí)鐘CKR來同步輸出數(shù)據(jù)，該同步操作確保匹配FIFO接口和其它邏輯的時(shí)序正確（CY7B933和FIFO接口示意圖如圖9所示）。輸出寄存器的輸出變化由CKR上升沿同步。

圖9 CY7B933與FIFO接口示意圖

在BIST模式，輸出寄存器通過邏輯控制變?yōu)榫€性反饋移位寄存器（LFSR）的參數(shù)發(fā)生器。當(dāng)其使能時(shí)，LFSR產(chǎn)生包括數(shù)據(jù)和特殊字符碼的511個(gè)字節(jié)序列。

3.2.9 測試邏輯

測試邏輯包括內(nèi)置BIST發(fā)生器的初始化和控制、測試模式時(shí)鐘分配多路復(fù)用器、解碼器控制邏輯等。

4 發(fā)送／接收芯片工作方式概述

CY7B923發(fā)送芯片和CY7B933接收芯片一起可構(gòu)成通用高速串行數(shù)據(jù)傳輸子系統(tǒng)，采用雙絞線、同軸電纜、光纖等作為傳輸介質(zhì)，傳輸速率可達(dá)33MB／s。

CY7B923發(fā)送器管道數(shù)據(jù)流如圖10所示。當(dāng)CY7B923被ENA或ENN使能時(shí)，CKW上升沿將數(shù)據(jù)輸入鎖存到CY7B923發(fā)送器。當(dāng)ENA為低電平時(shí)，RP以60%低／40%高的占空比狀態(tài)強(qiáng)制于低電平，RP可用做FIFO的讀選通信號(hào)。并行數(shù)據(jù)流通過編碼器和移位寄存器移位輸出到OUTx±PECL輸出驅(qū)動(dòng)器。位速率時(shí)鐘由內(nèi)部PLL鎖相環(huán)時(shí)鐘發(fā)生器十倍頻產(chǎn)生。

CY7B933接收器管道數(shù)據(jù)流如圖11所示。接收器在INx±輸入端采樣串行數(shù)據(jù)，內(nèi)部PLL鎖相環(huán)鎖定在串行位流方式，用來產(chǎn)生內(nèi)部位速率時(shí)鐘，實(shí)現(xiàn)接收位數(shù)據(jù)流的反序列化、解碼，將接收數(shù)據(jù)輸出到并行輸出端。CKR引腳時(shí)鐘為與并行輸出數(shù)據(jù)同步的字節(jié)速率時(shí)鐘（位速率時(shí)鐘÷10），RDY引腳變?yōu)榈碗娖奖砻鲾?shù)據(jù)或控制字符輸出到并行輸出端。在K28.5區(qū)域，除單個(gè)K28.5或連續(xù) K28.5序列的最后一個(gè) K28.5，RDY不會(huì)維持低電平。

CY7B933內(nèi)置由輸入SYNC字符（K28.5）來同步的字節(jié)成幀器，CY7B933組幀操作如圖12所示。當(dāng)RF管腳為高電平時(shí)，允許成幀器工作，在CKR的下降沿，RF被鎖存，成幀器查詢嵌入在串行數(shù)據(jù)流中的K28.5字符，當(dāng)查詢到一個(gè)K28.5字符，成幀器為后續(xù)數(shù)據(jù)設(shè)置字節(jié)邊界。在成幀器工作允許期間，RDY信號(hào)表示組幀操作狀態(tài)。

當(dāng)RF管腳為高電平時(shí)，RDY脫離其正常操作方式，成幀器在查詢串行數(shù)據(jù)流的K28.5字符期間，RDY為高電平；成幀器由 K28.5字符同步后，當(dāng)K28.5字符輸出到并行輸出端，CY7B933將RDY置為低電平。其后RDY是否恢復(fù)到正常操作方式，取決于MODE和BISTEN引腳的狀態(tài)。

在編碼方式，當(dāng)并行數(shù)據(jù)輸出到輸出端口，RDY信號(hào)占空比為60%低脈沖、40%高脈沖表示RDY處于正常工作方式，在K28.5字符區(qū)間，除非在最后一個(gè)K28.5字符或?yàn)槿我粏蝹€(gè)K28.5字符，RDY不輸出低脈沖。在非編碼方式，當(dāng)任一K28.5字符輸出到輸出端口，RDY信號(hào)恢復(fù)正常工作方式。

CY7B923發(fā)送芯片和CY7B933接收芯片串行接口可以和各類傳輸介質(zhì)無縫連接，實(shí)現(xiàn)了傳輸線對(duì)接和PECL負(fù)載對(duì)外圍器件需求的最小化。

表4 有效特殊字符和序列表

圖12 CY7B933組幀操作

［1］CYPRESS.CY7B923／CY7B933HOTLink? Transmitter／Receiver［Z］.2014.

［2］CYPRESS.HOTLink? Design Considerations［Z］.2014.