朱曉宇 ，居水榮，石喬林，李 華

（1. 江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇 無(wú)錫214122；2. 中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 引言

流水線ADC以其精度、速度、功耗等性能的良好折衷[1]，成為奈奎斯特型模數(shù)轉(zhuǎn)換器中的研究熱門。采樣保持電路作為流水線ADC的第一級(jí)，其性能直接制約了ADC整體性能的提高。

本文設(shè)計(jì)的采樣保持電路通過(guò)全差分結(jié)構(gòu)及底極板采樣技術(shù)，有效地抑制了電荷注入效應(yīng)，時(shí)鐘饋通及偶次諧波失真。采用改進(jìn)的柵壓自舉開(kāi)關(guān)減小了開(kāi)關(guān)面積，有效地減小了開(kāi)關(guān)的導(dǎo)通電阻，減小信號(hào)的非線性失真[2]。設(shè)計(jì)了折疊式共源共柵兩級(jí)運(yùn)算放大器，采用共源共柵密勒補(bǔ)償，保證系統(tǒng)穩(wěn)定性的同時(shí)減少了有限增益引起的誤差[3]。選取的電容翻轉(zhuǎn)型結(jié)構(gòu)，其近于1的反饋系數(shù)降低了對(duì)運(yùn)放單位增益帶寬的要求，降低了系統(tǒng)功耗[4]。

2 采樣保持電路結(jié)構(gòu)

本文所采用的電容翻轉(zhuǎn)采樣保持電路結(jié)構(gòu)如圖1所示。

圖1 電容翻轉(zhuǎn)采樣保持電路

其中clk1和clk2為兩相不交疊時(shí)鐘。在clk1為高電平時(shí)，電路工作在采樣相，Cs底極板通過(guò)柵壓自舉開(kāi)關(guān)跟隨輸入信號(hào)，頂極板與輸入共模信號(hào)相連，頂極板遠(yuǎn)離襯底，因而其較小的寄生電容提高了采樣精度。clk1’與clk同相，在clk1斷開(kāi)之前，clk1’提前關(guān)斷，此時(shí)Cs無(wú)信號(hào)回路，電荷不再變化，因而開(kāi)關(guān)斷開(kāi)時(shí)的電荷注入效應(yīng)不再影響采樣電容上的電荷。當(dāng)clk2為高電平時(shí)，電路工作在保持相，采樣電容下級(jí)板直接連接至輸出端，根據(jù)運(yùn)放虛短及電荷守恒，差模輸出電壓等于輸入差模電壓。電容翻轉(zhuǎn)采樣保持電路的反饋系數(shù)為：

由于頂級(jí)板及運(yùn)放輸入端的寄生電容Cp較小，因而其反饋系數(shù)β較大，較大反饋系數(shù)減小了運(yùn)放的建立時(shí)間，降低了對(duì)運(yùn)放增益帶寬積的要求，從而減少了對(duì)功耗的限制。

3 柵壓自舉采樣開(kāi)關(guān)及其改進(jìn)

工作在線性區(qū)的MOS采樣開(kāi)關(guān)其導(dǎo)通電阻為：

式中Vg為電源電壓，Vthn為MOS管閾值電壓，其導(dǎo)通電阻與輸入電壓Vin相關(guān)，采樣電容將不能線性跟蹤輸入信號(hào)，因而將引起諧波失真。柵壓自舉采樣開(kāi)關(guān)原理為：通過(guò)電路使式中Vg-Vin在采樣相恒保持不變，則其導(dǎo)通電阻可以與輸入信號(hào)無(wú)關(guān)，得到與信號(hào)無(wú)關(guān)的導(dǎo)通電阻，減少了采樣保持電路的非線性失真。

傳統(tǒng)柵壓自舉開(kāi)關(guān)如圖2所示，在clk為低電平時(shí)，節(jié)點(diǎn)b變?yōu)閂dd，節(jié)點(diǎn)a升為Vdd+Vclk，此時(shí)M3、M4導(dǎo)通，M8截止，節(jié)點(diǎn)d拉到電源地，節(jié)點(diǎn)c充到Vdd，電容C3兩極板間電壓保持在Vdd，M8因節(jié)點(diǎn)f為高電平截止，電源地通過(guò)M11、M10使得節(jié)點(diǎn)e為低電平，M12、M13截止，電路處于保持階段；clk為高電平時(shí)，節(jié)點(diǎn)c電壓通過(guò)M8使得節(jié)點(diǎn)e電壓升高，M9、M12、M13導(dǎo)通，M8的柵源電壓保持為C3兩端電壓Vdd，因而M8的導(dǎo)通電阻保持不變，節(jié)點(diǎn)d跟隨Vin，節(jié)點(diǎn)c因電容電荷守恒升為Vdd+Vin，此時(shí)M8、M12、M13的柵源電壓都為Vdd，M13的導(dǎo)通電阻與輸入無(wú)關(guān)且保持不變，使得柵壓自舉開(kāi)關(guān)具有良好的線性度。其中M9、M10增加了柵壓自舉開(kāi)關(guān)采樣階段的可靠性，在Vin較大時(shí)M6柵源電壓不夠開(kāi)啟的情況下，M9仍能導(dǎo)通使得節(jié)點(diǎn)f等于Vin，而M10可減小M11的柵漏，源漏電壓保證可靠。因節(jié)點(diǎn)c電壓采樣階段大于Vdd，為保證M8的襯底與源極的PN結(jié)始終反偏，M8襯底需要接源端。

圖2 傳統(tǒng)柵壓自舉采樣開(kāi)關(guān)

傳統(tǒng)柵壓自舉采樣開(kāi)關(guān)的3個(gè)電容占據(jù)了很大面積。分析傳統(tǒng)開(kāi)關(guān)，因?yàn)镹MOS管傳遞高電平會(huì)有一個(gè)閾值電壓的損失，因而要使得M3傳遞高電平，M3需要獲得大于Vdd+Vthn的柵壓，通過(guò)電容C1、C2充滿電后的電荷守恒原理可以實(shí)現(xiàn)。

通過(guò)如圖3的改進(jìn)可使用一個(gè)電容實(shí)現(xiàn)柵壓自舉開(kāi)關(guān)功能，clk為高電平時(shí)，改進(jìn)式柵壓自舉開(kāi)關(guān)充分利用節(jié)點(diǎn)c的低電平使得M2導(dǎo)通，Vdd無(wú)損加在C1上極板，下級(jí)板跟隨地，其他工作狀態(tài)與傳統(tǒng)柵壓自舉開(kāi)關(guān)相同，而其對(duì)面積的節(jié)省是顯而易見(jiàn)的。節(jié)點(diǎn)a在采樣階段超過(guò)電源電壓Vdd，為了保證M2襯底始終反偏，M2襯底不能接在Vdd上而需要接在最高電平上，可增加M11、M12管實(shí)現(xiàn)。在保持階段clk為低電平，M11打開(kāi)，M2的襯底通過(guò)M11接到Vdd，而采樣階段clk為高電平，M12打開(kāi)使得M2襯底與節(jié)點(diǎn)a相連，如此則保證了M2襯底始終反偏。

4 全差分運(yùn)算放大器的設(shè)計(jì)

高速、高精度流水線型ADC采樣保持電路的運(yùn)算放大器需要有高開(kāi)環(huán)增益，大單位增益帶寬、高共模抑制比，寬輸入輸出擺幅以及足夠的相位裕度保持穩(wěn)定。本文采用如圖4所示的兩級(jí)結(jié)構(gòu)提高運(yùn)放增益，獲得較大的輸出擺幅，采用共源共柵密勒補(bǔ)償，使用較小的電容即可獲得較為理想的補(bǔ)償效果，并采用開(kāi)關(guān)共模反饋穩(wěn)定共模工作點(diǎn)。

圖3 改進(jìn)式柵壓自舉采樣開(kāi)關(guān)

圖4 帶共源共柵密勒補(bǔ)償?shù)膬杉?jí)運(yùn)放

運(yùn)算放大器的第一級(jí)為折疊式共源共柵放大，提高了輸入擺幅，由于同等條件下NMOS管具有更大的遷移率，即可獲得更大的跨導(dǎo)，因而采用了NMOS差分對(duì)作為輸入級(jí)。第二級(jí)采用共源放大，增益提高了一個(gè)本征增益大小。對(duì)運(yùn)放做小信號(hào)分析，可得的低頻增益大小為：

運(yùn)放主極點(diǎn)為：

次主極點(diǎn)為：

與傳統(tǒng)密勒補(bǔ)償相比，共源共柵密勒補(bǔ)償具有相同的低頻增益及主極點(diǎn)，但其次主極點(diǎn)更遠(yuǎn)離主極點(diǎn)，因而增益帶寬積較大。同時(shí)可獲得的相位裕度更大，共源共柵密勒補(bǔ)償不需要零點(diǎn)補(bǔ)償，沒(méi)有直接的高頻饋通通路，改善了運(yùn)放的電源抑制比。

全差分運(yùn)放兩輸出端都是高阻態(tài)，其共模電平不容易穩(wěn)定，可采用共模反饋電路確定共模輸出電平，穩(wěn)定輸出端信號(hào)。圖5為本文采用的離散時(shí)間開(kāi)關(guān)電容反饋電路，避免了阻性負(fù)載對(duì)運(yùn)放增益的影響，減小了對(duì)運(yùn)放輸出擺幅的限制，且不消耗靜態(tài)直流功耗。其工作原理為：

clk2為高電平時(shí)共模電荷

clk1為高電平時(shí)共模電荷

根據(jù)電荷守恒定律Q1=Q2，最終可得共模反饋電壓：

圖5 開(kāi)關(guān)電容共模反饋電路

5 仿真分析

本文采用CSMC 0.18 μm工藝，1.8 V電源工作電壓，使用Spectre仿真并結(jié)合Matlab分析采樣保持電路的動(dòng)態(tài)特性。

采樣保持電路中運(yùn)算放大器的頻率響應(yīng)如圖6所示，可以看出在負(fù)載為1 pF時(shí)，其低頻增益為92.21 dB，單位增益帶寬為648.6 M，相位裕度57.3°，滿足8位100 MSPS的要求。

改進(jìn)后的柵壓自舉開(kāi)關(guān)的瞬態(tài)仿真如圖7所示，柵壓隨著輸入的變化而變化，而柵源電壓差值近乎不變，因而其導(dǎo)通電阻相對(duì)保持不變，降低了非線性失真。

圖8所示為正常工作時(shí)整體采樣保持電路對(duì)頻率為1M正弦波的零階保持波形，可以看出輸出信號(hào)能較好地跟隨輸入，運(yùn)放較大擺率使得輸出信號(hào)建立較好，運(yùn)放57.3°的相位裕度使得輸出過(guò)沖較小，可達(dá)到1 V的電壓擺幅。

圖6 全差分運(yùn)放頻率響應(yīng)

圖7 柵壓自舉開(kāi)關(guān)瞬態(tài)仿真波形

圖8 采樣保持電路零階保持波形

為了獲得采樣保持電路的動(dòng)態(tài)特性，需要對(duì)輸出信號(hào)進(jìn)行快速傅里葉變換（FFT），然而為了防止頻譜泄漏，需要信號(hào)頻率與采樣頻率相干，輸入10.034 179 687 5 M在100 M的采樣頻率下做4096點(diǎn)的快速傅里葉變換，如圖9所示，可見(jiàn)其信噪納比達(dá)60.6 dB，有效位數(shù)達(dá)9.7位，且總諧波失真低至-74.6 dB。

6 總結(jié)

本文基于CSMC 0.18 μm、1.8 V電源電壓設(shè)計(jì)了一種應(yīng)用于流水線ADC的采樣保持電路，使用共源共柵密勒補(bǔ)償運(yùn)放及改進(jìn)型柵壓自舉采樣開(kāi)關(guān)，實(shí)現(xiàn)了74.74 dB的SFDR，滿足8位100 M采樣頻率流水線ADC的要求。

圖9 采樣保持電路的FFT頻譜圖

[1] 李鋒，黃世震，林偉. 一種用于流水線ADC采樣保持電路的設(shè)計(jì)[J]. 電子器件，2010, 33（2）∶ 170-173.

[2] 彭云峰，嚴(yán)偉，陳華，等. 一種新型高線性度MOS 采樣開(kāi)關(guān)[J]. 微電子學(xué)，2006, 36（6）∶ 774-778.

[3] 尹浩，陳必江，李靖，等. 適用于全差分運(yùn)算放大器的兩級(jí)共模反饋結(jié)構(gòu)[J]. 微電子學(xué)，2011, 41（2）∶ 172-175.

[4] 畢查德·拉扎維. 模擬CMOS集成電路設(shè)計(jì)[M]. 西安：西安電子科技大學(xué)出版社，2002.

[5] Hasan-Sagha M, Jalali M. Very high speed and low voltage open-loop dual edge triggered sample and hold circuit in 0.18 μm CMOS technology [C]. IEEE International Conference on Semiconductor Electronics（ICSE）.Kuala, Lumpur∶ IEEE, 2012∶ 645-648.

[6] Mohammed M, Kawar S, Abugharbieh K. Methodology for designing and verifying switched capacitor sample and hold circuitsused in data converters [J]. IET Circuits,Devices and Systems, 2014, 8（4）∶ 252-262.

[7] Dinc H, Allen P E. A 1.2 GS/s double-switching CMOS THA with 62 dB THD [J]. IEEE Journal of Solid-State Circuits, 2009, 44（3）∶ 848-861.