趙興海，丁永紅，尤文斌，李致成，朱倩倩

(1.中北大學 電子測試技術國家重點實驗室，山西 太原 030051;2.中北大學 儀器科學與動態(tài)測試教育部重點實驗室，山西 太原 030051)

在聲吶信號處理系統(tǒng)中，聲吶基陣接收到的信號由信號采集模塊完成信號的轉換與采集，并傳送至信號處理模塊進行數據處理。近年來，聲吶系統(tǒng)對信號處理，特別是信號采集模塊提出了更高的要求，采樣通道數更多，采樣精度更高［2-4］。針對這一要求，本文設計了一種基于FPGA 的高速信號采集處理模塊，該模塊使用TI 公司24 位高精度模數轉換芯片ADS1278，并采用FPGA 作AD 芯片的采樣控制，實現了多路差分模擬信號的模數轉換與數據采集［1，5］。

可編程邏輯器件FPGA 為Altera 公司的CycloneIV E 系列EP4CE40F23C8N 型號的FPGA。在系統(tǒng)中FPGA 控制16個八進一出的AD 轉換芯片，將AD 輸出的128 路SPI 信號進行串并轉換，需要I/O 口35 個。FPGA 將采集到的數據由千兆以太網傳輸到上位機。

1 信號采集模塊硬件設計

1.1 模擬信號調理模塊

這里采用的信號調理電路，即是用運放OPA1632 將輸入的電壓信號，跟隨、分壓，到達A/D 芯片的輸入電壓范圍。具體電路如1 所示。

圖1 前端信號調理電路

采用運算放大器OPAl632 和RC 構成的低通濾波器對輸入信號進行調理，差分運放電源可采用10 μF 和0.1 μF的旁路電容，差分運算放大器采正負15 V 雙電源供電，既滿足系統(tǒng)要求，又極大降低運算放大器功耗。

運算放大器的放大倍數可以通過兩個阻值靈活控制。由于我們采用的模數轉換器ADSl278 的量程為－2.5 V～+2.5 V(參考源為2.5 V)，而輸入的差分電壓為－15 V～+15 V。通過調節(jié)電阻比值，將輸入電壓進行1/6 的分壓，得到滿足A/D 芯片的輸入要求。

差分運算放大器一般有VCOM 輸入引腳。該引腳是電壓輸入端，其電壓值將決定兩個輸出差分電壓的平均值，即V0+和V0－的平均值為VCOM。該系統(tǒng)設計將ADSl278 的VCOM 引腳輸出電壓經跟隨后，接入OPAl632 的VCOM 輸入端。

1.2 模擬信號采集模塊

經過調理電路的跟隨、分壓得到－2.5 V～+2.5 V 的差分模擬信號，滿足ADS1278 的輸入要求，共128 路。

ADSl278 是德州儀器公司推出的多通道、24 位、工業(yè)A/D 轉換器。內部集成有多個獨立的高階斬波穩(wěn)定調制器和FIR 數字濾波器，可實現8 通道同步采樣，支持高速、高精度、低功耗、低速4 種工作模式;采樣率高達128 KSPS。

ADS1278 的工作模式為MODE［1:0］=00，即高速模式，最高采樣率為128 kSPS;數據輸出格式為FORMAT［2:0］=000，即其接口協(xié)議為SPI 協(xié)議，輸出模式為TDM，數據流格式是動態(tài)的。在TDM(分時復用)數據輸出模式下，所有通道數據從單個管腳(DOUT1)成序列移出。通道1 的數據最先移出，到8 通道依次移出。

ADS1278 的輸入為8 路差分模擬信號，參考電壓為2.5 V，輸出為串行的8 路數字信號。要實現同時采集128 路信號，則需要16 片ADS1278，這16 片芯片并行采集，將數據送入FPGA 的I/O 管腳。

具體的一片芯片ADS1278 與FPGA 的接口電路如圖2所示。

圖2 A/D 采樣電路與FPGA 接口電路

2 系統(tǒng)整體設計

AD 信號采集模塊中，能夠對128 路差分模擬輸入信號進行同步采樣，采樣數據的輸出速率通過改變AD 器件的主時鐘信號的頻率來設定，AD 最大輸出頻率為105 kHz。為了減少信號連線，設計中16 個AD 控制信號由FPGA 統(tǒng)一發(fā)出，反饋信號及數據信號每個AD 與FPGA 直接相連，共使用FPGA 的I/O 端口35 個。

FPGA 與以太網芯片88E1111 采用GMII 接口連接，采用并行數據傳輸，時鐘頻率為125 M，其數據傳輸速度可達1 Gbit/s。通過以太網FPGA 可接受上位機命令，來控制發(fā)送模塊是否發(fā)送數據。模塊總體結構如圖3 所示。

圖3 模塊總體結構簡圖

3 FPGA 程序設計

可編程邏輯器件FPGA 為Altera 公司的CycloneIV E 系列EP4CE40F23C8N 型號的FPGA，其核心工作電壓為1.2 V、邏輯單元39 600 個、可自定義I/O 端口多達329 個、記憶單元1 161 216 個、鎖相環(huán)4 個、全局時鐘20 個。其內部功能模塊如圖4 所示。

FPGA 內部功能模塊主要包括時鐘模塊、串并轉換模塊、FIFO 模塊、以太網收發(fā)模塊。時鐘模塊是由FPGA 內部集成的鎖相環(huán)生成的。串轉并是用于將AD 輸出的串行數據轉換為并行數據，將數據轉換為八位并行以便用以太網進行傳輸，三個字節(jié)代表采樣數據一個通道數據的采樣點。FIFO 模塊是用Altera 公司提供的IP 核設計，并利用FPGA內部的存儲資源來生成的，主要用于數據的采集端與數據發(fā)送端的時鐘匹配。本設計中串并轉換和以太網發(fā)送模塊工作時鐘的頻率與相位均不相同，兩個模塊之間的數據傳輸屬于跨時鐘域的異步傳輸，如果不加異步FIFO 很容易在傳輸過程中產生錯誤。

圖4 FPGA 內部功能模塊

4 以太網接口設計

88E1111 吉比特以太網收發(fā)器是一個物理層器件，用于1000BASE-T、100BASE-TX 和10BASE-T 類型的以太網，它是使用標準數字CMOS 工藝制造，并且包含所有所需的有源電路來實現物理層功能，以便在標準的CAT-5 類非屏蔽雙絞線上發(fā)送和接收數據。

5 結束語

本設計充分利用了FPGA 并行處理能力強和以太網傳輸速度快的特點，實現了128 路采樣數據向電腦實時傳輸的功能。經過測試，該信號采集模塊在16 個AD 芯片128 通道同步采樣，并且采樣數據輸出頻率在100 kHz 的情況下工作穩(wěn)定，數據傳輸正確，其采樣數據的精度較高。

［1］朱康生，洪贏政，黃斌，等.ADS1278 在高精度數據采集系統(tǒng)中的應用［J］.電子設計工程，2009，17(4):24－28.

［2］王南.基于DSP 和FPGA 的多通道信號采集模塊設計［J］.聲學與電子工程，2010，2:28－30.

［3］郭富民.基于FPGA 和多核DSP 的高速圖像傳輸與處理系統(tǒng)的設計［D］.武漢:華中科技大學，2010.

［4］鄒巖.基于嵌入式平臺的語音信號采集系統(tǒng)設計［D］.哈爾濱:哈爾濱工程大學，2013.

［5］Texas Instruments Incorporated.ADSl278 Data Sheet［DBI/OL］.2007.http;//focus.ti.com/lit/ds/symlinlk/adsl278.pdf.