楊學(xué)碩+陸鐵軍+宗宇

摘 要： 在此設(shè)計(jì)一個(gè)具有560 nA靜態(tài)電流、150 mA驅(qū)動(dòng)能力的低壓差線性穩(wěn)壓器。該LDO采用TSMC 0.18 μm混合信號(hào)CMOS工藝，輸出電壓是3.3 V，輸入電壓為3.5～5 V。低靜態(tài)電流LDO電路的設(shè)計(jì)難點(diǎn)是頻率補(bǔ)償和瞬態(tài)響應(yīng)，這里通過(guò)引入一個(gè)帶有負(fù)反饋的動(dòng)態(tài)偏置緩沖器，不僅保證了系統(tǒng)在空載到滿載整個(gè)負(fù)載范圍內(nèi)的穩(wěn)定性，還極大地改善了低靜態(tài)電流LDO的瞬態(tài)響應(yīng)問(wèn)題。仿真結(jié)果表明，全負(fù)載范圍內(nèi)相位裕度最小為65.8°，同時(shí)最大的瞬態(tài)響應(yīng)偏差小于10 mV。

關(guān)鍵詞： LDO； 低靜態(tài)電流； 頻率補(bǔ)償； 瞬態(tài)響應(yīng)

中圖分類號(hào)： TN43?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）20?0125?04

Design of ultra?low quiescent current LDO

YANG Xueshuo， LU Tiejun， ZONG Yu

（Beijing Microelectronics Technology Institute， Beijing 100076， China）

Abstract： A low dropout regulator （LDO） with quiescent current of 560 nA and drive capability of 150 mA was designed. The TSMC 0.18 um mixed?signal CMOS technology is adopted in LDO， whose output voltage is 3.3 V and input voltage is 3.5～5 V. The design difficulties of LDO circuit with low quiescent current are frequency compensation and transient response. A dynamic?biasing buffer with negative feedback is introduced to ensure the stability in all load conditions of the system， and improve the transient response of low quiescent current LDO. The simulation results show that the minimum phase margin in all load conditions is 65.8°， and the maximum deviation of transient response is less than 10 mV.

Keywords： LDO； low?quiescent current； frequency compensation； transient response

0 引 言

隨著智能手機(jī)、PDA、筆記本電腦等便攜式電子產(chǎn)品在日常生活中的普及，LDO線性穩(wěn)壓器因低噪聲、低功耗、高電源抑制比、線路成本低等優(yōu)點(diǎn)，而得到廣泛的應(yīng)用。對(duì)于便攜式電子設(shè)備而言，續(xù)航時(shí)間是一個(gè)十分重要的指標(biāo)，因此需要降低電路的靜態(tài)電流從而增加電池的使用時(shí)間。在CMOS電路中，LDO大部分時(shí)間都工作在低負(fù)載情況下，所以輕載下的靜態(tài)電流消耗在一定程度上決定著電池的壽命。但是，低靜態(tài)電流會(huì)導(dǎo)致誤差放大器的擺率降低，使瞬態(tài)響應(yīng)變差，同時(shí)會(huì)增加頻率補(bǔ)償?shù)碾y度，所以必須在功耗和瞬態(tài)響應(yīng)之間做合理的折中。本文針對(duì)上述問(wèn)題，提出了一種低靜態(tài)電流LDO的方案，該LDO在空載情況下僅消耗560 nA的電流，并能夠驅(qū)動(dòng)150 mA的負(fù)載。該電路的創(chuàng)新點(diǎn)在于誤差放大器的設(shè)計(jì)和頻率補(bǔ)償?？蛰d時(shí)誤差放大器工作在淺飽和區(qū)，在不使用大的倒比管的情況下，僅需很小的靜態(tài)電流，就可保證系統(tǒng)的穩(wěn)定和直流增益，并配合改進(jìn)的極點(diǎn)?極點(diǎn)追蹤的頻率補(bǔ)償，使得LDO在全負(fù)載范圍內(nèi)都能保持穩(wěn)定。由于負(fù)載電容的加入，即使空載時(shí)靜態(tài)電流很小，電路在從滿載向空載跳變，空載向滿載跳變時(shí)，過(guò)（欠）沖電壓都不會(huì)很大。

1 電路設(shè)計(jì)

由于MOS管的等效輸出阻抗ro隨漏源電流IDS的減小而增大，并且 MOS管的跨導(dǎo)gm隨著漏源電流IDS的減小而減小，因此無(wú)論是差分放大器、共源級(jí)放大器還是源跟隨器，它們的等效輸出阻抗都隨偏置電流的減小而增大。所以在低靜態(tài)電流LDO中，受到誤差放大器尾電流的限制，無(wú)法將放大器的極點(diǎn)推到較高的頻率上；而且輸出極點(diǎn)隨負(fù)載電流的增大而增大，大概有6個(gè)量級(jí)的變化，因此低靜態(tài)電流LDO的一個(gè)設(shè)計(jì)難點(diǎn)是：全負(fù)載范圍內(nèi)的系統(tǒng)穩(wěn)定性[1]。同時(shí)尾電流的限制會(huì)使得放大器的擺率降低，所以低功耗LDO的另外一個(gè)設(shè)計(jì)難點(diǎn)是：瞬態(tài)響應(yīng)。本文通過(guò)引入一個(gè)帶負(fù)反饋的動(dòng)態(tài)偏置緩沖器，不僅解決了LDO頻率補(bǔ)償難的問(wèn)題，更極大地改善了LDO的瞬態(tài)響應(yīng)。

1.1 緩沖級(jí)的設(shè)計(jì)

對(duì)于一般的LDO來(lái)講，通常由3個(gè)部分構(gòu)成：誤差放大器、功率級(jí)、采樣電阻網(wǎng)絡(luò)。為了增加LDO的驅(qū)動(dòng)能力，功率管的尺寸會(huì)比較大，寄生電容也很大，同時(shí)誤差放大器的輸出阻抗又很高，所以很多LDO還會(huì)在誤差放大器和功率管之間插入緩沖級(jí)，使原來(lái)的低頻極點(diǎn)分裂為2個(gè)高頻極點(diǎn)。在本文所提出的設(shè)計(jì)方案中，將引入緩沖級(jí)，來(lái)降低頻率補(bǔ)償?shù)碾y度，同時(shí)改善瞬態(tài)響應(yīng)。

圖1 不同器件類型的緩沖級(jí)

如果緩沖級(jí)采用NMOS管，如圖1（a）所示，則需要考慮LDO處于空載時(shí)的情況。為了保證電路的驅(qū)動(dòng)能力，功率管尺寸通常都很大，此時(shí)功率管柵源電壓的絕對(duì)值小于PMOS管閾值電壓的絕對(duì)值[VTHP]，功率管只有工作在亞閾值狀態(tài)才能將漏源電流降到只有采樣電流的大小。假如NMOS管的閾值電壓[VTHN]大于PMOS管的閾值電壓[VTHP]，那么為了讓功率管處于合適的工作狀態(tài)，NMOS管的柵端電壓Vo，EA需要高于電源電壓，這顯然超出了誤差放大器的輸出電壓范圍。而且在標(biāo)準(zhǔn)N阱CMOS工藝中，NMOS管的襯底都統(tǒng)一和地相連，NMOS緩沖器的源端電壓會(huì)隨著電源電壓的上升而上升，它的閾值電壓也會(huì)變大。因此在電源電壓接近其最大值時(shí)，更容易導(dǎo)致關(guān)斷功率管所需要的柵端電壓超出誤差放大器的輸出范圍[2]。因此緩沖器采用PMOS管來(lái)實(shí)現(xiàn)，如圖1（b）所示。

對(duì)于源跟隨器連接方式的PMOS管，輸出阻抗為[1gm]，為了進(jìn)一步降低緩沖級(jí)的輸出阻抗，Al?Shyoukh提出了一種方式[3]，如圖2（a）所示，用一個(gè)三極管構(gòu)成負(fù)反饋，此時(shí)的輸出阻抗為：

[ro=1gm（1+β）] （1）

但是在單阱CMOS工藝中，不提供NPN器件?？紤]到工藝的兼容性，本文使用NOMS替代NPN，如圖2（b）所示。此時(shí)的輸出阻抗變?yōu)椋?/p>

[ro=1gm21gm1ro1] （2）

雖然負(fù)反饋的引入會(huì)增加額外的電流開銷，但是相對(duì)于它對(duì)輸出阻抗降低所做出的貢獻(xiàn)，也是值得的。

圖2 帶有負(fù)反饋的緩沖級(jí)

所謂的動(dòng)態(tài)偏置緩沖器，就是讓緩沖器的偏置電流和負(fù)載電流相關(guān)。只需在原來(lái)的偏置電流的基礎(chǔ)上，再加入一個(gè)PMOS管，使PMOS的柵源和功率管的柵源連在一起，如圖3所示。這樣，緩沖器的輸出極點(diǎn)也會(huì)跟隨輸出極點(diǎn)的變化而變化，降低頻率補(bǔ)償?shù)碾y度。更重要的是，LDO的擺率也會(huì)隨著偏置電流的變大而變大，從而改善瞬態(tài)響應(yīng)，而且這種方法不會(huì)增加電路在空載時(shí)的電流消耗。

圖3 帶有負(fù)反饋的動(dòng)態(tài)偏置緩沖級(jí)

1.2 誤差放大器的設(shè)計(jì)

誤差放大器是LDO線性穩(wěn)壓器的核心模塊，它的直流增益決定著輸出電壓的精度。如果誤差放大器使用一級(jí)結(jié)構(gòu)，低頻增益小，電路的直流參數(shù)不會(huì)太好；由于電路引入了緩沖級(jí)，所以再使用兩級(jí)或者兩級(jí)以上的放大器，不僅增加了對(duì)地的支路電流，而且會(huì)使系統(tǒng)的頻率補(bǔ)償方案變得復(fù)雜。因此，本文采用折疊式共源共柵結(jié)構(gòu)的運(yùn)放，在不增加誤差放大器級(jí)數(shù)的同時(shí)，能夠提高電路的直流增益。

在設(shè)計(jì)中為誤差放大器分配200 nA的電流，為了保證電路的直流增益，會(huì)使用比較大的溝道長(zhǎng)度。如果電路仍然工作在強(qiáng)反型區(qū)，這樣小的電流，會(huì)使電路的寬長(zhǎng)比很小，若采用很長(zhǎng)的溝道長(zhǎng)度，模型不夠準(zhǔn)確。因此，本文采用折中方案，選取10 μm的溝道長(zhǎng)度，誤差放大器工作在弱飽和區(qū)，VGST為0.1 V。

1.3 頻率補(bǔ)償

由于電路的驅(qū)動(dòng)能力比較大，為150 mA，而靜態(tài)電流的設(shè)計(jì)目標(biāo)需要控制在1 μA以內(nèi)。一般的數(shù)字模塊都希望供電電壓瞬間的最大波動(dòng)[4]不大于10%。如果沒有片外電容，并且負(fù)載從滿載跳變到空載時(shí)，受到靜態(tài)電流的限制，電路的擺率較低，此時(shí)會(huì)產(chǎn)生比較大的過(guò)沖，且穩(wěn)定時(shí)間較長(zhǎng)，很可能會(huì)破壞后續(xù)電路。因此在本文的設(shè)計(jì)中，引入了1 μF的片外電容。

在補(bǔ)償之前，該LDO是一個(gè)三極點(diǎn)的不穩(wěn)定中，ro1是誤差放大器的輸出阻抗，C1是節(jié)點(diǎn)X的寄生電容。rout是LDO的輸出阻抗，CL是負(fù)載電容。該LDO的原理圖如圖4所示。

圖4 LDO的原理圖

[Po1=1ro1C1] （3）

[P2=1ro2CGG，POW=gm16（gm15ro15）+gm14CGG，POW] （4）

[PPOW=1routCL] （5）

輸出極點(diǎn)頻率隨負(fù)載電流的變化而變化。由于緩沖器的極點(diǎn)和它的偏置電流有關(guān)系，當(dāng)增加它的偏置電流時(shí)，其輸出極點(diǎn)頻率也變大。為了保證Y點(diǎn)的極點(diǎn)頻率始終在單位增益帶寬之外，本文利用M14管來(lái)調(diào)整緩沖器的尾電流，從而進(jìn)一步衰減其輸出阻抗，使得Y點(diǎn)的極點(diǎn)P2隨著LDO的輸出極點(diǎn)PPOW的變化而變化。為了進(jìn)一步分離PEA和P2，采用米勒電容CC降低PEA的極點(diǎn)頻率。具體的實(shí)現(xiàn)方式如下：M10，M14的柵源和功率管的柵源連在一起，所以緩沖級(jí)的尾電流與負(fù)載電流成正比。M10，M14的寬長(zhǎng)比為1∶2，并且M9，M13的寬長(zhǎng)比也為1∶2，從而可以保證M15和M16的電流比始終相同。雖然電路的靜態(tài)電流很小，但通過(guò)合理得設(shè)置參數(shù)，采用倒比管，仍能保證所有的器件都工作在飽和區(qū)。

經(jīng)過(guò)上面的補(bǔ)償，緩沖器輸出端的極點(diǎn)P2始終在單位增益帶寬之外。在輕載狀態(tài)，輸出端的阻抗非常大，輸出極點(diǎn)成為電路的主極點(diǎn)，此時(shí)環(huán)路帶寬也很窄。在重載狀態(tài)，輸出極點(diǎn)被推到高頻上，誤差放大器的輸出極點(diǎn)成為電路的主極點(diǎn)。在上述兩種極端負(fù)載情況下，都很容易得到單極點(diǎn)系統(tǒng)。相位裕度最小的情況出現(xiàn)在介于空載和重載之間的中度負(fù)載情況。其中最小的相位裕度[3]為：

[PMmin=4gm1ro1CCC1] （6）

實(shí)際上，1 pF的米勒電容就可以保證系統(tǒng)的穩(wěn)定性。并且，后面的仿真結(jié)果將會(huì)驗(yàn)證電路在整個(gè)負(fù)載范圍內(nèi)的穩(wěn)定性。

2 性能仿真驗(yàn)證

本文利用Cadence公司的Spectre軟件以及TSMC的0.18 μm混合信號(hào)模型庫(kù)進(jìn)行了系統(tǒng)仿真。

圖5為L(zhǎng)DO在不同負(fù)載條件下的環(huán)路增益，以滿載150 mA，1 mA、空載為例進(jìn)行了仿真。圖6為不同負(fù)載條件下，LDO的相位裕度，進(jìn)一步證明了前面的理論推導(dǎo)，LDO在中度負(fù)載時(shí)，相位裕度最??；在滿載和空載時(shí)，相位裕度接近90°。其中，最小相位裕度為65.8°，因此LDO在整個(gè)負(fù)載范圍內(nèi)都能保持 穩(wěn)定。

圖7為L(zhǎng)DO的瞬態(tài)響應(yīng)曲線，負(fù)載接有1 μF的片外電容。當(dāng)負(fù)載電流從空載跳變到滿載時(shí)，欠沖電壓只有0.5 mV；當(dāng)從滿載跳變到空載時(shí)，過(guò)沖電壓也僅只有8.1 mV，穩(wěn)定時(shí)間需要75 ms，但是電路的過(guò)沖不足0.3%，所以這并不影響電路的使用。

圖8是不同負(fù)載條件下的靜態(tài)電流曲線。在空載狀態(tài)下，僅僅消耗558 nA的靜態(tài)電流；在滿載時(shí)，需要消耗62 μA的靜態(tài)電流。對(duì)于CMOS電路來(lái)講，電路大部分時(shí)間工作在空載的狀態(tài)下，或是非常小的負(fù)載電流下，該小電流由CMOS電路的漏電引起。所以，本文設(shè)計(jì)的LDO的靜態(tài)電流指標(biāo)，具有很大的優(yōu)勢(shì)。在表1中，列舉了本文與參考文獻(xiàn)中的LDO的電特性對(duì)比情況[5]。

圖5 不同負(fù)載條件下的環(huán)路增益

圖6 不同負(fù)載條件下的相位裕度

圖7 LDO的瞬態(tài)響應(yīng)曲線

圖8 LDO在不同負(fù)載條件下的靜態(tài)電流曲線

表1 本文與參考文獻(xiàn)中的LDO的電特性對(duì)比情況

3 結(jié) 語(yǔ)

本文針對(duì)低靜態(tài)電流LDO設(shè)計(jì)的兩大難點(diǎn)：頻率補(bǔ)償和瞬態(tài)響應(yīng)，提出了相應(yīng)的解決方案。

該LDO采用極點(diǎn)?極點(diǎn)追蹤補(bǔ)償方法，在全負(fù)載條件下，系統(tǒng)都能保持穩(wěn)定。當(dāng)LDO的負(fù)載從滿載到空載跳變時(shí)，穩(wěn)定時(shí)間較長(zhǎng)。由于過(guò)沖很小，不足輸出電壓的0.3%，所以并不影響使用。若要縮短瞬態(tài)響應(yīng)時(shí)間，就不可避免得要增加電路的靜態(tài)電流，這是低靜態(tài)電流LDO盡量要避免。所以縮短LDO穩(wěn)定時(shí)間，也是接下來(lái)繼續(xù)研究的問(wèn)題。本文在文獻(xiàn)[3]的基礎(chǔ)上做了結(jié)構(gòu)改進(jìn)。仿真結(jié)果進(jìn)一步表明本設(shè)計(jì)在性能指標(biāo)上有很大突破。該指標(biāo)優(yōu)于現(xiàn)在市場(chǎng)上主流低靜態(tài)電流LDO芯片，具有重要實(shí)踐意義。為了實(shí)現(xiàn)該芯片的IP化，也會(huì)繼續(xù)研究無(wú)片外負(fù)載電容的低靜態(tài)電流LDO。

參考文獻(xiàn)

[1] 葉強(qiáng)，來(lái)新泉，袁冰，等.一種采用新穎的雙重自適應(yīng)補(bǔ)償?shù)牡挽o態(tài)電流LDO穩(wěn)壓器的設(shè)計(jì)[J].半導(dǎo)體學(xué)報(bào)，2008，29（10）： 2057?2063.

[2] 王憶，何樂(lè)年.CMOS低壓差線性穩(wěn)壓器[M].北京：科學(xué)出版社，2012.

[3] AL?SHYOUKH M， LEE H， PEREZ R. A transient?enhanced low?quiescent current low?dropout regulator with buffer impedance attenuation [J]. IEEE Journal of Solid?State Circuits， 2007， 42（8）： 331?334.

[4] 崔傳榮.新型低功耗無(wú)片外電容LDO[D].杭州：浙江大學(xué)，2008.

[5] CHONG S S， CHAN P K. A 0.9 μA quiescent current output?capacitorless LDO regulator with adaptive power transistors in 65 nm CMOS [J]. IEEE Transactions on Circuits And Systems， 2012， 60（4）： 12?17.

[6] 胡安琪.LDO線性穩(wěn)壓器的選擇與應(yīng)用[J].世界電子元器件，2014（4）：45?49.