楊永念

（重慶郵電大學(xué)光電工程學(xué)院，重慶 400065）

一種900 V超結(jié)VDMOSFET器件的設(shè)計(jì)與仿真*

楊永念

（重慶郵電大學(xué)光電工程學(xué)院，重慶 400065）

功率MOSFET在現(xiàn)代電子工業(yè)中已經(jīng)得到了廣泛的運(yùn)用，然而在高壓功率MOSFET器件中，如何平衡功率MOSFET的擊穿電壓與導(dǎo)通電阻的沖突一直是研究熱點(diǎn)。結(jié)合超結(jié)理論和傳統(tǒng)功率VDMOSFET的生產(chǎn)工藝設(shè)計(jì)了一款高壓超結(jié)VDMOSFET器件，運(yùn)用半導(dǎo)體器件仿真軟件對(duì)器件結(jié)構(gòu)進(jìn)行優(yōu)化，得到P柱區(qū)和N柱區(qū)摻雜濃度和厚度的最優(yōu)值和工藝參數(shù)。仿真結(jié)果表明，設(shè)計(jì)的超結(jié)VDMOSFET器件擊穿電壓和導(dǎo)通電阻分別為946 V和0.83 Ω，很好地平衡了功率MOSFET擊穿電壓與導(dǎo)通電阻的沖突。

功率MOSFET；超結(jié)VDMOSFET；導(dǎo)通電阻；擊穿電壓

1　引言

功率MOSFET器件在低壓環(huán)境中的運(yùn)用已經(jīng)占據(jù)主導(dǎo)地位，然而在高頻高壓環(huán)境中，由于擊穿電壓和導(dǎo)通電阻之間的矛盾一直未被很好地解決，功率MOSFET在高頻高壓環(huán)境中的運(yùn)用受到很大限制［1］。盡管20世紀(jì)80年代初期提出的IGBT產(chǎn)品在一定程度上緩解了這個(gè)問(wèn)題，但是由于IGBT引入的三極管結(jié)構(gòu)中存儲(chǔ)的少子電荷很難快速消除，導(dǎo)致其開(kāi)關(guān)速度很大程度上低于MOSFET［2］。

1988年，飛利浦公司D J Coe將超結(jié)結(jié)構(gòu)運(yùn)用在高壓橫向MOSFET中，生產(chǎn)出橫向高壓超結(jié)功率MOSFET，以此生產(chǎn)出來(lái)的超結(jié)功率MOSFET在保持相同擊穿電壓的同時(shí)具有很小的導(dǎo)通電阻，超結(jié)功率MOSFET的概念開(kāi)始進(jìn)入人們的視線(xiàn)［3］。1993年，電子科技大學(xué)陳星弼教授將縱向功率MOSFET中漂移層用交叉的P/N柱區(qū)結(jié)構(gòu)代替，形成縱向超結(jié)功率MOSFET［4］。目前VISHAY、INFENION等國(guó)外著名半導(dǎo)體制造公司已經(jīng)有超結(jié)功率MOSFET的產(chǎn)品生產(chǎn)，如INFENION公司最新的CoolMOSTMC6、C7系列［5］。然而由于國(guó)內(nèi)生產(chǎn)技術(shù)和工藝水平等原因限制，很少有公司可以生產(chǎn)出性能很好的超結(jié)功率MOSFET，相應(yīng)的設(shè)計(jì)理論及制造工藝也很少有學(xué)者去研究與討論。

論文設(shè)計(jì)了一款同時(shí)具有高擊穿電壓和低導(dǎo)通電阻的超結(jié)功率VDMOSFET，并且對(duì)超結(jié)VDMOSFET的結(jié)構(gòu)、工藝制造和運(yùn)作機(jī)理做了簡(jiǎn)單的分析，通過(guò)半導(dǎo)體模擬仿真軟件SILVACO［6～7］對(duì)超結(jié)VDMOSFET模型結(jié)構(gòu)參數(shù)進(jìn)行優(yōu)化，最終確定器件最優(yōu)結(jié)構(gòu)和相應(yīng)的制造工藝，然后對(duì)所設(shè)計(jì)的超結(jié)VDMOSFET器件的核心電特性進(jìn)行了仿真分析。

2　超結(jié)VDMOSFET的結(jié)構(gòu)分析與工藝設(shè)計(jì)

圖1為超結(jié)VDMOSFET的結(jié)構(gòu)平面圖，相對(duì)于傳統(tǒng)VDMOSFET結(jié)構(gòu)，此結(jié)構(gòu)將傳統(tǒng)VDMOSFET輕摻雜的N-外延層改為了P柱區(qū)和N柱區(qū)相互交叉的重?fù)诫s區(qū)。以圖1所示的P溝道超結(jié)VDMOSFET為例，當(dāng)其正向?qū)〞r(shí)，電子從源區(qū)由溝道流過(guò)N柱區(qū)，進(jìn)入襯底，最后流到漏極。當(dāng)其接反向電壓時(shí)，外延層中N/P柱區(qū)將形成橫向的電場(chǎng)，平衡掉N柱區(qū)多余的載流子，能夠極大地提高超結(jié)VDMOSFET的擊穿電壓。

圖1　平面柵N型超結(jié)VDMOSFET平面結(jié)構(gòu)圖

與傳統(tǒng)工藝相比，超結(jié)VDMOSFET的制造工藝流程主要多出了超結(jié)結(jié)構(gòu)的形成［4］。超結(jié)結(jié)構(gòu)的制造主要有兩種方法：（1）多步外延與多步離子注入相結(jié)合；（2）深槽刻蝕與外延填槽相結(jié)合。方法（1）由于后面每次離子注入會(huì)對(duì)前面外延層區(qū)域摻雜濃度造成影響，使得形成的柱區(qū)濃度不均勻，并且由于離子相互擴(kuò)散，形成類(lèi)似“糖葫蘆”狀的柱區(qū)，致使P柱區(qū)和N柱區(qū)之間的電荷平衡很難維持。方法（2）可以直接控制填充物質(zhì)的摻雜濃度，更加便于保持N/P柱區(qū)的電荷平衡。因此本次設(shè)計(jì)采用深槽刻蝕來(lái)制造。

超結(jié)VDMOSFET的溝道形成將采用與傳統(tǒng)VDMOSFET相同的“自對(duì)準(zhǔn)”雙擴(kuò)散工藝，利用源極和柵極多晶硅柵作為P阱和n+源區(qū)的掩模，通過(guò)雙擴(kuò)散差來(lái)得到溝道區(qū)域。

圖2所示為一個(gè)P溝道超結(jié)VDMOSFET制造工藝平面圖，具體核心工藝設(shè)置見(jiàn)表1。

圖2　平面柵N型超結(jié)VDMOSFET工藝流程示意圖

表1　關(guān)鍵工藝步驟參數(shù)設(shè)置

超結(jié)VDMOSFET主要設(shè)計(jì)參數(shù)指標(biāo)：BV=900 V，RDS（on）=0.9 Ω，VGS=2～4 V，Ptot=150 W。為了使所設(shè)計(jì)的超結(jié)VDMOSFET有最小的導(dǎo)通電阻，設(shè)置N柱區(qū)和P柱區(qū)有相同的寬度。由超結(jié)理論確定所設(shè)計(jì)的超結(jié)VDMOSFET的結(jié)構(gòu)參數(shù)［8～9］。超結(jié)VDMOSFET的幾何參數(shù)：（1）

其中CP為N/P柱區(qū)寬度，tepi為N/P柱區(qū)的厚度。

通過(guò)目標(biāo)參數(shù)BV=900 V計(jì)算N/P柱區(qū)的臨界擊

為了結(jié)構(gòu)尺寸的合理化，選擇所設(shè)計(jì)的超結(jié)VDMOSFET幾何參數(shù)為0.1，將計(jì)算所得到的N/P柱區(qū)厚度帶入式（1）得到N/P柱區(qū)的寬度。

N/P柱區(qū)摻雜濃度的計(jì)算：

其中ε為硅的相對(duì)介電常數(shù)，q為電子電荷量。計(jì)算可得EC=3.28×105V·cm-1，tepi=54.8 μm，CP=7.38 μm，Na=Nd=3.3×1015cm-3。由于超結(jié)VDMOSFET的擊穿電壓主要與P/N柱區(qū)厚度和P/N柱區(qū)的電荷平衡相關(guān)，而導(dǎo)通電阻的大小主要受到P/N柱區(qū)摻雜濃度的影響。為了確保目標(biāo)參數(shù)設(shè)計(jì)達(dá)到指標(biāo)，我們將首先對(duì)P/N柱區(qū)的厚度和摻雜濃度進(jìn)行優(yōu)化，然后對(duì)所設(shè)計(jì)的器件進(jìn)行建模，最后對(duì)器件性能進(jìn)行仿真分析。

3　仿真分析

在前面分析的基礎(chǔ)上，可知道保持N柱區(qū)和P柱區(qū)的電荷平衡（CNNd=CPNa），能夠最有效地提高超結(jié)VDMOSFET的擊穿電壓。假定N柱區(qū)和P柱區(qū)的寬度一樣，則理論上只需確定N/P柱區(qū)有相同的摻雜濃度即可確保它們的電荷平衡。仿真過(guò)程將首先通過(guò)SILVACO仿真工具對(duì)N/P柱區(qū)厚度和濃度進(jìn)行優(yōu)化選擇，然后將選定的參數(shù)重新建模，并且對(duì)其進(jìn)行目標(biāo)參數(shù)驗(yàn)證仿真。

3.1N柱區(qū)和P柱區(qū)厚度的選擇

雖然前面已經(jīng)通過(guò)計(jì)算得到了P/N柱區(qū)厚度為54.8 μm，但是在實(shí)際仿真和工藝中，超結(jié)VDMOSFDET高濃度摻雜的襯底會(huì)向P/N柱區(qū)擴(kuò)散，導(dǎo)致有效P/N柱區(qū)厚度減小，所以需要對(duì)其厚度進(jìn)行優(yōu)化選擇。仿真初始設(shè)置N柱區(qū)和P柱區(qū)的厚度和寬度分別為54.8 μm和7.4 μm，N/P柱區(qū)摻雜濃度為3.3×1015cm-3。其余參數(shù)設(shè)置以傳統(tǒng)高壓功率VDMOSFET的參數(shù)為依據(jù)設(shè)置［10］。

圖3為P/N柱區(qū)溝槽深度與擊穿電壓和導(dǎo)通電阻的關(guān)系。通過(guò)圖3可知器件擊穿電壓和比導(dǎo)通電阻都隨著P/N柱區(qū)溝槽深度的增大而增大。為了滿(mǎn)足器件設(shè)計(jì)目標(biāo)的擊穿電壓900 V，由圖3所示數(shù)據(jù)分析，經(jīng)過(guò)折衷考慮，選擇溝槽深度為56 μm。

圖3　P/N柱區(qū)溝槽深度與擊穿電壓和比導(dǎo)通電阻的關(guān)系

3.2P柱區(qū)濃度優(yōu)化

在優(yōu)化選擇好N/P柱區(qū)厚度后，雖然P/N柱區(qū)所設(shè)置的初始寬度和摻雜濃度相同，但是由于襯底、P阱與P/N柱區(qū)相互之間電荷擴(kuò)散，會(huì)導(dǎo)致P柱區(qū)與N柱區(qū)摻雜濃度的不平衡，使得所設(shè)計(jì)的器件在被擊穿時(shí)，P/N柱區(qū)電荷未被完全耗盡而影響所設(shè)計(jì)器件的擊穿電壓大小。所以需要對(duì)P柱區(qū)進(jìn)行濃度優(yōu)化仿真。設(shè)置P/N柱區(qū)厚度為56 μm，N柱區(qū)摻雜濃度為3.3×1015cm-3。圖4為P柱區(qū)摻雜濃度與擊穿電壓和比導(dǎo)通電阻的關(guān)系。由圖4可看到P柱區(qū)摻雜濃度的大小對(duì)比導(dǎo)通電阻的影響不大，而擊穿電壓隨著P柱區(qū)摻雜濃度的升高而升高，直至達(dá)到電荷平衡，擊穿電壓開(kāi)始下降。P柱區(qū)摻雜濃度在3.6×1015cm-3時(shí)，擊穿電壓最大。

圖4　P柱區(qū)摻雜濃度與擊穿電壓和比導(dǎo)通電阻的關(guān)系

3.3仿真建模

通過(guò)上面的分析，最終選定N/P柱區(qū)厚度為56 μm，N柱區(qū)摻雜濃度為3.3×1015cm-3，P柱區(qū)摻雜濃度為3.6×1015cm-3，P/N柱區(qū)寬度為7.4 μm。

通過(guò)SILVACO軟件仿真時(shí)的核心步驟參數(shù)設(shè)置如表1所示。

流程1和2確定N/P柱區(qū)厚度和寬度分別為56 μm、7.4 μm，摻雜濃度分別為3.3×1015cm-3、3.6×1015cm-3，比傳統(tǒng)功率MOSFET的摻雜濃度要高1～2個(gè)數(shù)量級(jí)。高的柱區(qū)摻雜濃度有效地降低了器件的柱區(qū)電阻，使得寄生在超結(jié)VDMOSFET中的三級(jí)管更加難以導(dǎo)通，有效避免了寄生三極管導(dǎo)通所引起的二次擊穿。流程3采用1 000～600 ℃均勻變溫退火，更好地將淀積的P柱區(qū)與外延N柱區(qū)結(jié)合在一起，形成PN結(jié)。流程4保證P阱區(qū)高濃度的摻雜濃度，使P+區(qū)與多晶硅柵形成良好的歐姆接觸。流程6中P-區(qū)2×1017cm-3的摻雜濃度，相對(duì)于P+區(qū)低濃度的摻雜，有效控制了器件的閾值電壓。流程7高濃度的源區(qū)摻雜使得源區(qū)與金屬電極形成良好的歐姆接觸。

根據(jù)所設(shè)定的參數(shù)，對(duì)超結(jié)VDMOSFET建模如圖5所示，P/N柱區(qū)厚度為56 μm，寬度為7.4 μm，P阱結(jié)深Xjp+=2.5 μm，溝道結(jié)深Xjp-=1.7 μm，源區(qū)結(jié)深Xjn=0.4 μm，溝道寬度約1.3 μm。

圖5　超結(jié)VDMOSFET仿真平面二維圖

表2 超結(jié)VDMOSFET結(jié)構(gòu)參數(shù)

3.4目標(biāo)參數(shù)驗(yàn)證仿真

對(duì)所設(shè)計(jì)超結(jié)VDMOSFET的工藝模型進(jìn)行仿真，驗(yàn)證所設(shè)計(jì)模型的目標(biāo)參數(shù)是否達(dá)到預(yù)期目標(biāo)。仿真圖形如圖6～圖8所示。

圖6、圖7、圖8為超結(jié)VDMOSFET設(shè)計(jì)指標(biāo)的仿真圖。圖6為超結(jié)VDMOSFET擊穿電壓圖，截取擊穿電壓數(shù)值為946 V，大于目標(biāo)設(shè)計(jì)參數(shù)BVDSS=900 V。超結(jié)VDMOSFET的擊穿電壓主要與N/P柱區(qū)深度和電荷平衡有關(guān)。在已經(jīng)對(duì)P柱區(qū)電荷濃度進(jìn)行優(yōu)化完成的前提下，如果擊穿電壓沒(méi)有達(dá)到預(yù)期的900 V，則適當(dāng)增加N/P柱區(qū)的厚度，重新建模仿真。圖7為超結(jié)VDMOSFET導(dǎo)通電阻隨溫度變化的曲線(xiàn)，截取T=25 ℃時(shí)，RDS（on）=0.83 Ω，比設(shè)計(jì)要求的導(dǎo)通電阻0.9 Ω小。對(duì)于擊穿電壓超過(guò)600 V的功率MOSFET，導(dǎo)通電阻主要匯集在外延層區(qū)，而超結(jié)VDMOSFET在外延層（N/P柱區(qū)）高出傳統(tǒng)功率MOSFET外延層1～2個(gè)數(shù)量級(jí)的摻雜濃度，極大地降低了其導(dǎo)通電阻。圖8是在不考慮超結(jié)VDMOSFET自加熱特性時(shí)，耗散功率與環(huán)境溫度的關(guān)系，圖中顯示，在室溫T=25 ℃時(shí)，其耗散功率為153 W，滿(mǎn)足設(shè)計(jì)要求。

圖6　超結(jié)VDMOSFET擊穿特性

圖7　超結(jié)VDMOSFET導(dǎo)通電阻隨溫度變化曲線(xiàn)

圖8　超結(jié)VDMOSFET耗散功率隨溫度變化曲線(xiàn)

3.5器件電特性參數(shù)的仿真

圖9為所設(shè)計(jì)的超結(jié)VDMOSFET的I/V特性圖，漏極電流ID隨著VDS的增大而增大，當(dāng)VDS＜＜2（VGS-VTH）時(shí)，超結(jié)VDMOSFET工作在深三極管區(qū)，此時(shí)電壓與電流的函數(shù)近乎是一條直線(xiàn)，器件可等效為一個(gè)電阻。當(dāng)VDS繼續(xù)增大，直到VDS＜VGS-VTH時(shí)，器件工作進(jìn)入三極管區(qū)，此時(shí)溝道內(nèi)自由電子數(shù)減少且溝道變薄，使得其溝道電阻增大，所以ID隨著VDS增長(zhǎng)速率變慢。當(dāng)VDS＞VGS-VTH，器件工作在飽和區(qū)，此時(shí)電子在耗盡區(qū)內(nèi)的漂移速度達(dá)到飽和速度。而隨著VDS的繼續(xù)增大，使電子所需要通過(guò)的有效溝道長(zhǎng)度逐漸減小，漏極電流會(huì)緩慢上升。相比于很多大電流的功率MOSFET，此超結(jié)VDMOSFET由于正向?qū)〞r(shí)P柱區(qū)不參與電子的流通，其額定電流會(huì)相對(duì)較小。

圖9　超結(jié)VDMOSFET的I/V特性圖

圖10為超結(jié)VDMOSFET電容特性，隨著電壓的升高，器件內(nèi)部寄生電容逐漸下降。將其與VISHAY公司型號(hào)為IRFPF40、900 V高壓功率MOSFET的電容特性相比較，此超結(jié)VDMOSFET的輸入電容Ciss和反向傳輸電容Crss比IRFPF40更低，尤其是輸入和輸出電容。這是由于超結(jié)VDMOSFET外延層區(qū)域插入的P柱區(qū)，使得寄生電容的等效極板有效面積減小，從而減小了寄生電容。而功率MOSFET的開(kāi)關(guān)速率與輸入電容的充放電速率密切相關(guān)，更低的輸入電容確保了超結(jié)VDMOSFET的開(kāi)關(guān)速率。反向傳輸電容的降低對(duì)MOSFET防止二次擊穿和預(yù)防器件誤導(dǎo)通有重大的意義。從圖10中可以看到Coss在低壓條件下，由于超結(jié)VDMOSFET外延層N/P柱區(qū)未被耗盡的緣故，漏源兩端的寄生電容會(huì)相對(duì)很大，但當(dāng)電壓大于300 V以上時(shí)，漏源兩端的寄生電壓會(huì)降到很低，Coss變的只有十幾皮法。所設(shè)計(jì)的超結(jié)VDMOS更加適合在高壓高頻領(lǐng)域環(huán)境使用。

由仿真結(jié)果，對(duì)超結(jié)VDMOSFET的部分核心參數(shù)與IRFPF40進(jìn)行了對(duì)比，如表3所示。在同為900 V擊穿電壓級(jí)別的功率MOSFET器件中，所設(shè)計(jì)的超結(jié)VDMOSFET具有良好的U/I特性，閾值電壓為3.1 V，電容特性在高壓環(huán)境也明顯優(yōu)于IRFPF40，導(dǎo)通電阻只有IRFPF40的三分之一。

此次超結(jié)VDMOSFET的設(shè)計(jì)中，N/P柱區(qū)電荷平衡優(yōu)化通過(guò)軟件仿真完成，能夠很好地確保所設(shè)計(jì)器件的良好性能。然而在實(shí)際工藝操作中，由于受到襯底對(duì)P柱區(qū)的反向擴(kuò)散、溝道形成時(shí)多次離子注入工藝以及多次退火工藝等影響，如何維持N/P柱區(qū)的電荷平衡，將成為器件流片的一大難點(diǎn)。

圖10　超結(jié)VDMOSFET電容特性

表3　核心參數(shù)對(duì)比

4　結(jié)論

本文較詳細(xì)地分析了超結(jié)VDMOSFET的設(shè)計(jì)原理，并對(duì)其工藝實(shí)現(xiàn)進(jìn)行了分析，借助半導(dǎo)體器件仿真軟件對(duì)超結(jié)VDMOSFET結(jié)構(gòu)參數(shù)進(jìn)行仿真優(yōu)化分析，給出了超結(jié)VDMOSFET具體核心工藝參數(shù)設(shè)置和簡(jiǎn)要的工藝流程圖。然后對(duì)所設(shè)計(jì)器件的目標(biāo)參數(shù)進(jìn)行了仿真驗(yàn)證，并且將仿真得到的參數(shù)與傳統(tǒng)VDMOSFET IRFPF40的參數(shù)進(jìn)行比較。在同等級(jí)別擊穿電壓下，得到的超結(jié)VDMOSFET電容特性?xún)?yōu)于IRFPF40，且導(dǎo)通電阻約為IRFPF40的三分之一。

［1］ 王銳，石會(huì)平，張學(xué)濤，等. 功率 MOSFET 技術(shù)發(fā)展概述［C］. 第二十五屆中國(guó)（天津）2011'IT、網(wǎng)絡(luò)、信息技術(shù)、電子、儀器儀表創(chuàng)新學(xué)術(shù)會(huì)議論文集. 2011.

［2］ 周文定，亢寶位. 不斷發(fā)展中的 IGBT 技術(shù)概述［J］. 電力電子技術(shù)，2007， 41（9）： 115-118.

［3］ Coe D J. High voltage semiconductor device： U.S. Patent 4，754，310 ［P］. 1988-6-28.

［4］ Chen X B， Mawby P A， Board K， et al. Theory of a novel voltage-sustaining layer for power devices ［J］. Microelectronics journal， 1998， 29（12）： 1005-1011.

［5］ Hancock J， Stueckler F， Vecino E. CoolMOS? C7：Mastering the Art of Quickness ［J］. 2013. Ravel B.

［6］ ATHENA user's guide ［J］. Document Version， 2008.

［7］ Muhr T Atlas ti. The Knowledge Workbench： V5. 0 User's Guide and Reference ［M］. Scientific Software Development， 2004.

［8］ Kondekar P N， Parikh C D， Patil M B. Analysis of breakdown voltage and on resistance of super junction power MOSFET CoolMOS TM using theory of novel voltage sustaining layer ［C］. Power Electronics Specialists Conference， 2002. pesc 02. 2002 IEEE 33rd Annual. IEEE， 2002， 4： 1769-1775.

［9］ Pravin N Kondekar， et al. Analysis of the breakdown voltage， the on resistance， and the charge compensation of super-junction power MOSFET ［J］. Journal of Korean Physical Society， 2004， 44（6）： 1565-1570.

［10］ 嚴(yán)向陽(yáng)，唐曉琦，淮永進(jìn). 高壓VDMOSFET擊穿電壓優(yōu)化設(shè)計(jì)［J］. 微納電子技術(shù)，2008， 45（10）： 577-582.

Design and Simulate of High Voltage S-J VDMOSFET

YANG Yongnian
（Chongqing University of Posts and Telecommunications， Chongqing 400065， China）

Power MOSFET in modern times has been widely used in electronic industry. In high-voltage power MOSFET device， it's still not solved that how to balance the contradiction of the breakdown voltage and the on resistance of power MOSFET. The article combine with super-junction theory and manufacturing process of the traditional power VDMOSFET to design a high voltage super-junction MOSFET， and using the semiconductor device simulation software to optimize the structure of device. Get column P and N column of doping concentration and thickness of the optimal value and process parameters. The simulation results show that the S-J VDMOSFET with breakdown voltage of 946 V and on resistance of 0.83 Ω. It solved the conflict of balance between the breakdown voltage and on resistance of the power MOSFET perfectly.

power MOSFET； super-junction VDMOSFET； on resistance； breakdown voltage

TN305

A

1681-1070（2015）03-0029-06

楊永念（1990—），男，碩士研究生，研究方向?yàn)榘雽?dǎo)體器件設(shè)計(jì)和制造。

2015-01-23

重慶市教委科學(xué)技術(shù)研究項(xiàng)目（KJ120505）