于淑華，李凌霞，邵晶波

（1.哈爾濱金融學(xué)院計(jì)算機(jī)系，哈爾濱　150030；2.哈爾濱師范大學(xué)計(jì)算機(jī)科學(xué)與信息工程學(xué)院，哈爾濱 150025)

三維集成電路測(cè)試方法

于淑華1，李凌霞1，邵晶波2

（1.哈爾濱金融學(xué)院計(jì)算機(jī)系，哈爾濱150030；2.哈爾濱師范大學(xué)計(jì)算機(jī)科學(xué)與信息工程學(xué)院，哈爾濱 150025)

0　引言

隨著技術(shù)升級(jí)，半導(dǎo)體工業(yè)已進(jìn)入深亞微米(Very Deep Sub-Micron,VDSM)階段。國際半導(dǎo)體技術(shù)路線圖預(yù)測(cè)，片上通信將需要新的設(shè)計(jì)方法，從而獲得系統(tǒng)級(jí)功能目標(biāo)。工藝技術(shù)的迅猛晉級(jí)使器件的特征尺寸連續(xù)縮小。而門的性能已提升，由于全局互連并不隨著技術(shù)升級(jí)而升級(jí)，器件間互連已成為一個(gè)主要的性能瓶頸。而互連已成為電路延遲和功耗的主要來源。未來一代電路中，門延遲和局部互聯(lián)延遲會(huì)隨著技術(shù)升級(jí)減少，而全局延遲劇增。因此縮短互連延遲和降低功耗是深亞微米設(shè)計(jì)的第一要?jiǎng)?wù)。近年來無數(shù)研究致力于可以解決當(dāng)前和未來芯片設(shè)計(jì)的連線需求的局限這類問題。

硅通孔（Through-Silicon-Via，TSV）技術(shù)實(shí)現(xiàn)了將兩個(gè)以上的不同類集成電路在垂直方向堆疊成立體三維芯片的一種方法。制造技術(shù)的不斷進(jìn)步使半導(dǎo)體工業(yè)已準(zhǔn)備好向三維集成電路的方向進(jìn)發(fā)?；赥SV技術(shù)實(shí)現(xiàn)的三維芯片具有較高的互聯(lián)帶寬、系統(tǒng)性能和較低功耗、面積開銷和制造費(fèi)用。它開創(chuàng)了新一代超級(jí)芯片的系統(tǒng)結(jié)構(gòu)，從而從現(xiàn)實(shí)的角度上推動(dòng)半導(dǎo)體工業(yè)在下一個(gè)十年推動(dòng)摩爾定律的延長(zhǎng)。

如圖1所示，一個(gè)典型的三維芯片的實(shí)現(xiàn)過程為，先對(duì)傳統(tǒng)的二維芯片進(jìn)行薄化處理，處理好之后，再用TSV連接各層二維芯片，從而形成三維芯片。圖1中可以看出，一個(gè)正常的晶片比TSV高度更厚，因而晶片需要被薄化，使TSV可以穿過晶片的后端與下一層相連。晶片薄化、后端處理、綁定、堆疊晶元的封裝都屬于技術(shù)難題。TSV制造工業(yè)過程的開發(fā)也在難題行列。一般TSV的直徑為5微米長(zhǎng)，垂直高度為50微米。如何實(shí)現(xiàn)差距如此懸殊的縱橫比下對(duì)TSV進(jìn)行蝕刻和填充，亟待解決。

半導(dǎo)體工業(yè)界和學(xué)術(shù)研究機(jī)構(gòu)做了基于TSV技術(shù)的三維集成電路的眾多研發(fā)工作，然而還有很長(zhǎng)的一段路要走，從而促成該技術(shù)的不斷成熟。三維集成電路有諸多難題需要兩方面的研究人員去克服。

1　三維IC的優(yōu)點(diǎn)

三維IC具有比傳統(tǒng)二維IC更多的優(yōu)點(diǎn)：

（1）互連線長(zhǎng)度的縮短：與傳統(tǒng)的二維芯片設(shè)計(jì)相比較，一個(gè)三維芯片比傳統(tǒng)的二維設(shè)計(jì)具有更短的全局互連線長(zhǎng)度。這種全局互連線長(zhǎng)的減少可明顯降低線延遲和功耗。前人研究工作指出，三維芯片結(jié)構(gòu)可減少的布線長(zhǎng)度為使用的芯片層數(shù)的平方根的一個(gè)因子。

圖1　三維集成電路的實(shí)現(xiàn)過程

（2）性能改進(jìn)：因?yàn)闇p少了平均互連線長(zhǎng)度，關(guān)鍵路徑的互聯(lián)長(zhǎng)度也相應(yīng)減少，可得到更高的三維IC性能，堆疊的帶寬也得到改善。一些學(xué)者的研究工作證明了三維芯片的這些優(yōu)點(diǎn)。三維算數(shù)部件設(shè)計(jì)證明了它的延遲優(yōu)勢(shì)。各種設(shè)計(jì)表明線長(zhǎng)的減少使得三維算數(shù)單元設(shè)計(jì)可獲得約為6-30%的延遲縮減。Intel證實(shí)，通過以中度流水的連線為目標(biāo)，當(dāng)Intel奔四處理器被折疊到兩層三維芯片中時(shí)，流水的改變導(dǎo)致近15%的性能的改進(jìn)。三維緩存設(shè)計(jì)方面，由于互連主宰著緩存訪問延遲，而緩存訪問決定著微處理器的關(guān)鍵路徑，因而具有細(xì)粒度的三維劃分的三維緩存設(shè)計(jì)可縮短緩存訪問時(shí)間。

（3）降低功耗和能量：隨著制造技術(shù)的升級(jí)，芯片系統(tǒng)的總體功耗中互連功耗占的很大一部分。線長(zhǎng)的減少進(jìn)而可節(jié)省三維IC設(shè)計(jì)的能量。三維Intel實(shí)現(xiàn)中，由于全局互連減少，中繼器的數(shù)目和中繼鎖存器被減少50%。這樣的三維堆疊重設(shè)計(jì)性能提高15%，功耗降低15%。

（4）更高的內(nèi)存帶寬：以TSV為中心的三維芯片技術(shù)可提供更高的內(nèi)存帶寬，因?yàn)門SV可提供I/O引腳之外的帶寬需求。Intel使用基線Intel Core2 Duo處理器研究了內(nèi)存帶寬優(yōu)點(diǎn)。有了堆疊內(nèi)存，晶片上緩存容量增加了，性能改進(jìn)了，減少了片外內(nèi)存帶寬需求。

（5）異構(gòu)堆疊：三維芯片技術(shù)可實(shí)現(xiàn)異構(gòu)集成，因?yàn)椴煌瑢涌杀粏为?dú)制造，然后堆疊起來。在異構(gòu)堆疊中，每一層可有專門的電路類型如RF、模擬、內(nèi)存，MEMS、數(shù)字等。一些學(xué)者開始考慮將非揮發(fā)性內(nèi)存如電磁RAM，或處理器頂上的變相內(nèi)存堆疊起來，從而完成劃算的異構(gòu)集成。

（6）更小的面積和降低的成本：三維芯片技術(shù)的一個(gè)明顯的優(yōu)點(diǎn)為，晶元?jiǎng)澐挚僧a(chǎn)生的較小面積。隨著技術(shù)升級(jí)和更高密度需求，微處理器的晶元尺寸逐漸增加。其結(jié)果是，制造產(chǎn)出受影響，導(dǎo)致更高的制造成本。

2　三維IC的研究?jī)?nèi)容

到目前為止，工業(yè)界和學(xué)術(shù)界沒有一個(gè)統(tǒng)一的三維IC的測(cè)試標(biāo)準(zhǔn)。研究三維IC測(cè)試自動(dòng)化流程可以指導(dǎo)三維IC測(cè)試，此為業(yè)界人員研究?jī)?nèi)容之一；由于三維IC自身的特點(diǎn)，研究比相應(yīng)二維IC具有更高測(cè)試壓縮率的測(cè)試壓縮和解壓縮算法，以減少ATE的存儲(chǔ)需要、測(cè)試通道數(shù)和測(cè)試時(shí)間，是業(yè)界研究人員的另外一個(gè)研究?jī)?nèi)容。

需要評(píng)估3D工藝對(duì)電路操作的影響，包括TSV對(duì)金屬互連，機(jī)器壓力，薄化操作，電壓力等方面的影響。還需要研發(fā)新的設(shè)計(jì)方法、軟件工具處理三維設(shè)計(jì)所涉及的軟硬件協(xié)同設(shè)計(jì)、三維晶體管網(wǎng)表和版圖設(shè)計(jì)。

與傳統(tǒng)二維IC一樣，基于TSV的三維IC也需要制造測(cè)試，以排除制造過程產(chǎn)生的缺陷，從而提高產(chǎn)品的良品率，減少開發(fā)成本，加快產(chǎn)品的上市時(shí)間。此外，三維IC還需要高級(jí)的適應(yīng)其特點(diǎn)的可測(cè)性設(shè)計(jì)方法，包括測(cè)試流設(shè)計(jì)、測(cè)試內(nèi)容、測(cè)試訪問方法的研發(fā)。

對(duì)于測(cè)試流而言，絕大多數(shù)的傳統(tǒng)的單晶元芯片的測(cè)試流包括兩個(gè)測(cè)試：晶片測(cè)試和最終封裝測(cè)試。與之相比較，三維IC的測(cè)試流更復(fù)雜，它的制造過程有更多的程序，從而需要更多的測(cè)試。主要有綁定前晶元測(cè)試，綁定后堆疊測(cè)試和封裝測(cè)試。綁定前測(cè)試和綁定后測(cè)試均屬于晶片探針測(cè)試，由于測(cè)試目標(biāo)不同，可分為測(cè)試內(nèi)容和測(cè)試訪問。

一般堆疊IC的測(cè)試方法為：通過逐個(gè)對(duì)待測(cè)晶片進(jìn)行測(cè)試，然后再增量地測(cè)試堆疊起來的部分晶片直到整個(gè)3D SoC被測(cè)試完畢。在一個(gè)分散的產(chǎn)品流中，中間產(chǎn)品指示每個(gè)公司的積木，而這個(gè)積木又是另一個(gè)公司的最終產(chǎn)品。舉個(gè)例子，動(dòng)態(tài)RAM晶片需要被堆疊在一個(gè)邏輯晶元的頂上，它是整個(gè)堆疊產(chǎn)品的中間產(chǎn)品，而卻是動(dòng)態(tài)RAM的最終產(chǎn)品?；谶@種環(huán)境，一般都要求測(cè)試所有的中間產(chǎn)品，再測(cè)試封裝好的最終產(chǎn)品。測(cè)試包括全速測(cè)試與老化測(cè)試。一個(gè)測(cè)試合格的交付的產(chǎn)品被稱為合格晶元，有一個(gè)經(jīng)濟(jì)優(yōu)化指標(biāo)來衡量堆疊IC的質(zhì)量，見公式（1）：

其中y表示制造產(chǎn)出，d為給定的一個(gè)特定測(cè)試中故障產(chǎn)品的可測(cè)故障比，p是每個(gè)產(chǎn)品的可防治成本，t是對(duì)某個(gè)產(chǎn)品的某個(gè)特定測(cè)試的執(zhí)行成本。

產(chǎn)出y是晶元產(chǎn)出，TSV產(chǎn)出綁定產(chǎn)出和封裝產(chǎn)出的復(fù)雜乘積。參數(shù)d和t互相關(guān)聯(lián)，互相由測(cè)試覆蓋率和質(zhì)量決定。更好，更綜合的測(cè)試可以過濾掉更多故障部件，但一般執(zhí)行起來也會(huì)更昂貴?？深A(yù)防的產(chǎn)品成本p取決于產(chǎn)品流中，測(cè)試被執(zhí)行的時(shí)刻。流中故障部件越早被檢測(cè)出來，測(cè)試可減少更多的成本浪費(fèi)。例如，一個(gè)不好的晶元在綁定前被檢測(cè)出來，再進(jìn)一步的堆疊和封裝中被剔除，因而減少對(duì)其他好的晶片和封裝的浪費(fèi)。如果同樣的這個(gè)不好的晶片在綁定前測(cè)試中沒被檢測(cè)出來，僅在綁定后測(cè)試中測(cè)出來，那么已經(jīng)和它堆疊到一起的好的晶片將被浪費(fèi)，僅能避免之后的封裝費(fèi)用?？杀苊獾漠a(chǎn)品費(fèi)用也取決于堆疊方法。一旦各個(gè)晶元被按照晶元-晶片或晶片-晶片方式堆疊，綁定前測(cè)試結(jié)果可悲利用起來防止將好的晶元堆疊到壞的上面，或反之。這與晶片-晶片堆疊方法不同，晶片-晶片堆疊方法不可避免堆疊上一個(gè)不好的晶元。然而在晶片測(cè)試之前晶片映射庫的基礎(chǔ)上，通過晶片匹配，綁定前晶元測(cè)試結(jié)果仍可被利用獲得有限的堆疊產(chǎn)出增加。

3　三維IC的測(cè)試內(nèi)容

對(duì)三維芯片，傳統(tǒng)晶片測(cè)試過程的大部分仍保持不變，因而缺陷和故障模型仍是我們習(xí)慣的IC中的模型。新的測(cè)試內(nèi)容主要有基于TSV的互連，因?yàn)樾碌?D工藝步驟可能引起的新的晶元間缺陷。

可能在TSV本身制造過程中，TSV與下一層綁定時(shí)產(chǎn)生TSV相關(guān)的缺陷，也可能在3D堆疊的生命期中產(chǎn)生。TSV制造過程中，例如由于準(zhǔn)保型鍍的原因，（微）孔可能導(dǎo)致TSV中有縫隙，TSV氧化物中的針孔可能導(dǎo)致TSV和襯底短路。移除種子層可能導(dǎo)致TSV間的短路。綁定質(zhì)量可能受氧化或綁定襯底的污染，TSV高度的變化或兩個(gè)晶元間的粒子的影響。綁定中x軸、y軸或z軸沒對(duì)齊，可能導(dǎo)致空隙或短路。銅-鋅微泵那種情況，由于TSV高度變化，錫可能被擠出去，引起它們之間的短路。因而需要進(jìn)行基于TSV的互連測(cè)試。

4　結(jié)語

深亞微米時(shí)代，半導(dǎo)體工業(yè)制造技術(shù)的發(fā)展突飛猛進(jìn)。制造技術(shù)的進(jìn)步為實(shí)現(xiàn)三維IC提供了肥沃的土壤。三維IC由于其本身的特點(diǎn)得到廣大研究人員的青睞。然而技術(shù)實(shí)現(xiàn)角度上也需要學(xué)者和研究人員研究相應(yīng)的測(cè)試方法。本文研究了新型三維IC的特點(diǎn)和其本身的優(yōu)勢(shì)，分析了實(shí)現(xiàn)三維IC所面臨的技術(shù)難題，介紹了三維IC的測(cè)試過程。

［1］M.Jung,et al.TSV Stress-aware Full-Chip Mechanical Reliability Analysis and Optimization for 3D IC.［C］Proceedings of ACM Design Automation Conference,2011.

［2］K.H.Lu,et al.Thermo-Mechanical Reliability of 3-D ICs Containing Through Silicon Vias［C］.IEEE conference of Electronic Components and Technology.2009.

［3］S.-K.Ryu,et al.Impact of Near-Surface Thermal Stresses on Interfacial Reliability of Through-Silicon-Vias for 3-D Interconnects［J］. IEEE Transactions on Device and Material Reliability,2010.

［4］K.H.Lu,et al.Thermal Stress Induced Delamination of Through Silicon Vias in 3-D Interconnects［C］.IEEE Conference of Electronic Components and Technology,2010.

［5］B.Banijamali,et al.Advanced Reliability Study of TSV Interposers and Interconnects for the 28nm Technology FPGA［C］.IEEE Conference of Electronic Components and Technology,2011.

3D IC；Test；Formal Verification；VDSM（Very Deep Sub-Micron）；TSV

Survey on Testing Methods for 3D IC

YU Shu-hua1，LI Ling-xia1，SHAO Jing-bo2

（1．Computer Department of Harbin Finance University,Harbin 150030；2．College of Computer Science and Information Engineering,Harbin Normal University,Harbin 150025）

1007-1423（2015）32-0032-04

10.3969/j.issn.1007-1423.2015.32.008

于淑華（1974-），女，河北泊頭人，碩士，講師，研究方向?yàn)閿?shù)據(jù)挖掘理論、算法設(shè)計(jì)與分析

邵晶波（1979-），女，黑龍江賓縣人，博士，副教授，研究方向?yàn)榧呻娐吩O(shè)計(jì)自動(dòng)化。Email:zro_bo@163.com

2015-11-07

2015-11-10

制造技術(shù)的不斷發(fā)展使集成電路工業(yè)已達(dá)到深亞微米級(jí)，以TSV技術(shù)為基礎(chǔ)的三維集成電路解決了器件間互連線長(zhǎng)度過長(zhǎng)的問題，成為一種具有眾多優(yōu)勢(shì)極具競(jìng)爭(zhēng)力的技術(shù)。綜述基于TSV的三維集成電路測(cè)試的新特點(diǎn)，闡述以TSV技術(shù)為中心的三維IC的優(yōu)勢(shì)，介紹適用于三維IC的測(cè)試方法，分類闡述實(shí)現(xiàn)此種新技術(shù)所需要解決的難題。

三維系統(tǒng)芯片；測(cè)試；形式驗(yàn)證；深亞微米；垂直硅通孔

黑龍江省教育廳科技項(xiàng)目（No.12531183）

李凌霞（1973-），女，黑龍江哈爾濱人，碩士，講師，研究方向?yàn)閿?shù)據(jù)庫與知識(shí)庫

The rapid development of manufacturing technology has made it possible for semiconductor industry to enter the era of Very Deep Sub-Micron.TSV technology based 3D IC overcome the difficulties of over-long interconnect between each components of IC,therefore becoming an emerging and competitive technique and gains popularity among researchers and developers in related work of line. Overviews the new characteristics of testing and for TSV centered 3D IC,introduces the advantages of 3D IC,and expounds various challenging problems confronted by researchers.Analyses the testing methods suitable for 3D IC and the challenges that must be tackled by the researchers are elaborated in detail.