劉 亮，林福江

（中國科學(xué)技術(shù)大學(xué) 電子科學(xué)與技術(shù)系，安徽 合肥 230027）

0 引言

USB（通用串行總線）是一種標準的傳輸接口[1]，從1995年USB1.0版本開始，歷經(jīng) USB1.1、全速USB2.0（FullSpeed）、 高 速 USB2.0 （HighSpeed），到 USB3.0（SurperSpeed）[2]，數(shù)據(jù)傳輸速率已經(jīng)提升至 5 Gb/s，相比USB 2.0的480 Mb/s提升了約10倍。從2008年11月首次發(fā)布規(guī)范以來，USB3.0已經(jīng)在快速存儲、大數(shù)據(jù)高速傳輸?shù)阮I(lǐng)域逐漸展現(xiàn)出強大的競爭力?？v觀各個版本的USB硬件設(shè)計，USB3.0以其高達 5 Gb/s的 I/O轉(zhuǎn)換速率給設(shè)計者帶來了很大的難題，同時，功耗的控制也成為需要考慮的重要環(huán)節(jié)。本文將介紹多相位技術(shù)的一種應(yīng)用，實現(xiàn)電路復(fù)雜度、實用性以及功耗方面的平衡。

1 發(fā)送電路的功耗分析

目前，數(shù)字集成電路普遍采用CMOS工藝。COMS工藝的功耗估算[3]，以反相器為例，設(shè)電路的工作頻率為f，其中每個周期的一半時間是通過PMOS管對負載電容器充電。若此時的電源電壓為Vdd，記電容器上的實時充電電壓為V，由于充電電流那么，這一期間轉(zhuǎn)移到電容器上的能量為將上式代入得到能量轉(zhuǎn)移為：

這是一個經(jīng)典的估算公式。同一期間PMOS管能量消耗為：

上述兩項是相等的。同樣，NMOS管能量消耗與電容器上存儲的能量相等。因此，一個反相器平均動態(tài)功率消耗大致為：P=CfVdd2。

經(jīng)過上文的分析可知，降低CMOS電路功耗的三種主要途徑為：降低電源電壓Vdd、改進工藝減少負載電容C以及降低工作頻率f。對于USB3.0高達5 Gb/s的串行輸出，在供電電壓一定、制造工藝相同的條件下進行電路的優(yōu)化，有效地降低內(nèi)部器件的工作頻率，成為降低功耗的首要之選。

2 發(fā)送電路的結(jié)構(gòu)與實現(xiàn)

2.1 發(fā)送電路結(jié)構(gòu)

USB3.0發(fā)送模塊結(jié)構(gòu)如圖1所示。

圖1 發(fā)送模塊結(jié)構(gòu)

發(fā)送電路輸入的數(shù)據(jù)為36 bit位寬，包括32 bit數(shù)據(jù)和4 bit數(shù)據(jù)有效控制位；時鐘管理模塊根據(jù)不同的數(shù)據(jù)位寬，產(chǎn)生不同的時鐘，協(xié)調(diào)各模塊的同步運行。

如圖1所示，幀管理模塊以125 MHz/32 bit的速率從FIFO讀取數(shù)據(jù)并轉(zhuǎn)換成為500 MHz/8 bit數(shù)據(jù)流傳送至擾碼模塊；擾碼模塊和8 bit/10 bit編碼器模塊均采用500 MHz的時鐘，對并行8 bit的數(shù)據(jù)進行處理；經(jīng)過8 bit/10 bit編碼模塊后，數(shù)據(jù)流變成 500 MHz/10 bit，送入并轉(zhuǎn)串模塊，最終以差分輸出的方式輸出串行數(shù)據(jù)。

2.2 基于多相位技術(shù)的并轉(zhuǎn)串模塊結(jié)構(gòu)

并轉(zhuǎn)串模塊是結(jié)構(gòu)優(yōu)化的重點[4]。傳統(tǒng)的并轉(zhuǎn)串電路通過移位寄存器實現(xiàn)，在0.15 μm CMOS工藝條件下只能達到3.0 Gb/s的頻率，并且所有器件運行在最高工作頻率，功耗將非常大。采用多相位技術(shù)后，數(shù)據(jù)位在8個同頻不同相的時鐘控制下并發(fā)處理，電路運行的時鐘頻率可以降為原先的1/8，顯著降低功耗。

并轉(zhuǎn)串模塊結(jié)構(gòu)電路如圖2所示。

圖2 多相位并轉(zhuǎn)串模塊結(jié)構(gòu)

為了適應(yīng)輸入數(shù)據(jù)的位寬需求，在并轉(zhuǎn)串模塊輸入端插入一個數(shù)據(jù)位寬轉(zhuǎn)換模塊，將10 bit位寬的數(shù)據(jù)調(diào)整為8 bit位寬，也就是將500 MHz的10 bit并行數(shù)據(jù)調(diào)整為625 MHz的8 bit并行數(shù)據(jù)流。主要方法為：將500 MHz*10 bit的數(shù)據(jù)流拼接為125MHz*40 bit的并行數(shù)據(jù)流，輸出則使用625 MHz時鐘以8 bit的位寬讀出。部分關(guān)鍵代碼如下：

此段代碼實現(xiàn)了不同時鐘的數(shù)據(jù)位寬變換。

PLL產(chǎn)生8個頻率為625 MHz的Clock，相鄰時鐘間相移為 45°，占空比為 1：1。通過 8輸入的或門，在 1/8時刻允許8 bit并行數(shù)據(jù)的某一位數(shù)據(jù)輸出。在此選用Xilinx的Virtex-5系列FPGA進行設(shè)計仿真驗證，由于單個PLL資源所限，使用2個PLL進行8路多相時鐘輸出：其中一個 PLL 產(chǎn)生 0°、45°、90°和 135°相移，另一個PLL 則產(chǎn)生 180°、225°、270°和 315°的相移，其配置如圖3所示。

圖3 Virtex-5 的 PLL 配置（0°～135°）

2.3 并轉(zhuǎn)串模塊的電路實現(xiàn)

使用Verilog HDL[5]語言對并轉(zhuǎn)串部分進行描述，部分關(guān)鍵代碼如下：

以上是其中的1/8個數(shù)據(jù)處理模塊，經(jīng)過ISE綜合后得到的RTL電路如圖4所示。

圖4 ISE綜合的RTL圖

電路非常簡潔，8個部分結(jié)構(gòu)完全一致，數(shù)據(jù)發(fā)送的精度取決于PLL的相位精度與8個相同結(jié)構(gòu)單元的布線。顯然，PLL在625 MHz產(chǎn)生45°的相移間隔可以達到很高的精確度，門電路布線長度的一致性也很容易實現(xiàn)。也就是說該電路布局產(chǎn)生的時延可以做到基本一致，這一點對于高速電路的設(shè)計非常有利。

3 仿真及驗證

編寫 test bench，循環(huán)發(fā)送 8′h00～8′hFF 數(shù)據(jù)，在ISim中對設(shè)計的多相位發(fā)送電路進行仿真驗證，仿真波形如圖5所示，并轉(zhuǎn)串模塊輸入的數(shù)據(jù)為 8′hFF，圖中矩形框中為經(jīng)過并轉(zhuǎn)串模塊后的8路獨立輸出，下方箭頭指向經(jīng)過8輸入或門處理后的串行輸出，結(jié)果完全正確，滿足USB3.0協(xié)議規(guī)范要求。

圖5 仿真結(jié)果

4 結(jié)論

多相位技術(shù)的應(yīng)用可以使高速發(fā)送電路的大部分器件工作在一個相對較低的頻率下，并能在一定程度上降低制作器件的工藝難度。因此，多相位技術(shù)對降低功耗、提高性能而言，具有十分重要的現(xiàn)實意義。

[1]ANDERSON D，DZATKO D.USB系統(tǒng)體系 （第二版）[M].孟文，譯.北京：中國電力出版社，2003.

[2]Hewlett-Packard Company，Intel.Universal serial bus 3.0 specification revision1.0[R].USA： Hewlett-Packard Company，2008.

[3]汪小會.集成電路低功耗設(shè)計[J].電子工程師，2006（1）：9-11.

[4]亓磊.3.125Gbps高速串行 RapidIO數(shù)據(jù)發(fā)送器設(shè)計[D].長沙：國防科學(xué)技術(shù)大學(xué)，2010.

[5]夏字聞.Verilog數(shù)字系統(tǒng)設(shè)計（第二版）[M].北京：北京航空航天大學(xué)出版社，2008.