任志偉，崔艾東

（中國電子科技集團(tuán)公司第四十七研究所，沈陽110032）

柵接地NMOS管的ESD特性研究

任志偉，崔艾東

（中國電子科技集團(tuán)公司第四十七研究所，沈陽110032）

ESD電路的作用是保護(hù)集成電路，使靜電不損壞芯片內(nèi)部電路，不造成集成電路失效，因此ESD研究是集成電路可靠性研究的重點方向之一。在新工藝下根據(jù)電路特點，設(shè)計GGNMOS器件的防護(hù)單元，為提供有效可靠的ESD防護(hù)起到至關(guān)重要的作用。

集成電路；靜電釋放；柵接地NMOS

1 引 言

隨著集成電路制造工藝水平已進(jìn)入深亞微米時代，集成電路的器件特征尺寸不斷縮小，芯片集成度持續(xù)提高，先進(jìn)的工藝對集成電路設(shè)計而言是一個福音，但芯片的可靠性問題也日益嚴(yán)峻，ESD防護(hù)設(shè)計已成為當(dāng)前集成電路設(shè)計中最嚴(yán)重的可靠性問題之一。據(jù)統(tǒng)計30%到50%的芯片失效是由ESD放電引起的，這些數(shù)據(jù)說明降低ESD失效可以給集成電路設(shè)計帶來很大的提升空間［1］。根據(jù)集成電路的新需求，改進(jìn)或重新設(shè)計ESD防護(hù)單元，提供有效可靠的ESD防護(hù)對電路設(shè)計至關(guān)重要，具有重要的應(yīng)用價值。

2 靜電釋放和柵接地NMOS（GGNMOS）工作原理介紹

ESD（Electro Static discharge）的意思是“靜電釋放”。靜電是一種客觀存在的自然現(xiàn)象，產(chǎn)生方式多種，如接觸、摩擦、電器間感應(yīng)等。靜電的特點是長時間積聚、高電壓、低電量、小電流和作用時間短。生產(chǎn)過程中靜電防護(hù)的主要措施為靜電泄露、耗散、中和、增濕、屏蔽與接地。人體靜電防護(hù)系統(tǒng)主要由防靜電手腕帶、腳腕帶、手套或指套等組成，具有靜電泄放，中和與屏蔽等功能。靜電防護(hù)在任何環(huán)節(jié)的失誤或疏漏，都將導(dǎo)致靜電防護(hù)的失敗。ESD防護(hù)的設(shè)計目的就是引導(dǎo)芯片中的放電電流，使其不損壞內(nèi)部電路，造成IC失效。

目前應(yīng)用廣泛的ESD防護(hù)電路是柵接地NMOS，其中ESD保護(hù)電路的一個基本結(jié)構(gòu)如圖1所示。它包括：一個柵極接地的NMOS，一個二極管和一個在保護(hù)電路和輸入輸出緩沖端口之間的擴散電阻。柵接地NMOS用以保護(hù)從壓焊點到地的正負(fù)ESD脈沖，MOS管本身沒有承受數(shù)安培電流的能力，在ESD應(yīng)用下的MOS管實際的導(dǎo)通結(jié)構(gòu)是其中的寄生雙極晶體管。二極管用以保護(hù)從壓焊點到VCC的正負(fù)脈沖，它是電壓鉗位二極管。擴散電阻起著隔離壓焊點和輸入輸出緩沖端口的作用，在ESD脈沖到來時可以提供一定的延遲功能。

圖1 ESD保護(hù)結(jié)構(gòu)及GGNMOS工作原理圖

2.1 GGNMOS工作原理

GGNMOS主要依靠漏、源、襯底寄生的NPN來釋放大電流，從而達(dá)到對端口電壓的鉗位，圖1給出GGNMOS工作原理圖。設(shè)Vav為漏與襯底構(gòu)成的寄生二極管的雪崩擊穿電壓，M是雪崩擊穿倍增因子，Vd（正的ESD應(yīng)力）為施加在漏端的電壓，則有：M＝1/（1－（Vd/Vav）n），當(dāng)（Vd/Vav）n很小的時候，M＝1；當(dāng)Vd開始接近甚至等于Vav的時候，寄生在PN結(jié)發(fā)生雪崩擊穿，M值開始迅速變大。Iav為產(chǎn)生的雪崩擊穿電流，IC是寄生三極管的集電極電流，它們具有如下關(guān)系：Iav≈（M－1）*IC，襯底電勢Vsub＝Iav*R隨著電流的增大，Vsub升高。在寄生三極管中，襯底相當(dāng)于它的基極。當(dāng)基極電壓升至0.7V左右時，寄生三極管開始導(dǎo)通。隨著ESD應(yīng)力進(jìn)一步增大，寄生三極管將進(jìn)入回滯區(qū)域，大電流可從寄生三極管流向地，從而將端口電壓鉗置在安全電壓以下。當(dāng)面臨負(fù)ESD應(yīng)力時，GGNMOS類似于一個由P－WELL與NMOS的漏端構(gòu)成的正向偏置二極管。所以說GGNMOS是ESD保護(hù)電路的主要組成部分，承擔(dān)大部分ESD電流的泄放任務(wù)。

2.2 器件寬度對GGNMOSESD特性的影響

在設(shè)計GGNMOS的時候，器件寬度被認(rèn)為是最重要的物理尺寸，是決定器件ESD防護(hù)能力的一個最關(guān)鍵因素。GGNMOS中器件寬度對二次擊穿電流起決定性作用。對溝道長度L＝0.4μm，漏端孔到柵的距離（DCG）＝1.72μm，三叉指的GGNMOS進(jìn)行TLP測試，結(jié)果如圖2所示。

圖2 器件寬度與GGNMOS抗ESD能力的關(guān)系和均勻觸發(fā)GGNMOS結(jié)構(gòu)

可以看出，隨著器件寬度W的增加，GGNMOS的ESD防護(hù)能力幾乎呈線性增加。但是設(shè)計端口ESD防護(hù)器件時，不可能一味的增加W。首先這將考慮增加所需的面積，其次將引入更大的寄生電容，W的取值范圍大多在80到100μm之間，并采用多叉指結(jié)構(gòu)法來提升ESD防護(hù)能力。但是，多叉指結(jié)構(gòu)存在均勻性的問題［2］，因為每一根GGNMOS寄生的側(cè)向NPN基極電阻都不一樣大。一般是位于中間的那支先開啟，因為它的寄生NPN基極電阻最大。為克服這一問題，可在每一根GGNMOS旁邊補充一個P＋，以保證每一支的寄生NPN基極電阻大致相等，來盡量保證其開啟的均勻性。這種結(jié)構(gòu)如圖2所示的均勻觸發(fā)GGNMOS結(jié)構(gòu)。

NMOS的溝道長度L是寄生的側(cè)向NPN的有效基區(qū)寬度。隨著L的增加，有效基區(qū)寬度增加，GGNMOS的觸發(fā)電壓會略有增加。除了會影響GGNMOS的觸發(fā)電壓，理論上L還會影響GGNMOS的二次擊穿電流。

2.3 漏端孔到柵的距離和源端孔到柵的距離對GGNMOSESD特性的影響

在設(shè)計GGNMOS版圖時，漏端孔到柵的距離（DCG）值是需要優(yōu)化的。在代工廠做時，所有的ESD防護(hù)器件都會要求做Silicide Block工藝，所以DCG越大意味著電阻值越大。優(yōu)化過的值將影響器件的熱量散耗以及電流分布的均勻性，熱擊穿容易發(fā)生在較小的角度里面。較大的漏端孔到柵的距離會形成更大的角度更易耗散熱量，對于提高二次擊穿電流有益。漏端電阻充當(dāng)鎮(zhèn)流電阻的作用，將有益于多叉指GGNMOS的均勻觸發(fā)。而過大的DCG將帶來過大的電阻，增加器件的導(dǎo)通電阻，使其維持電壓變大。同時過大的電阻使熱耗散增加，降低GGNMOS的抗ESD能力，降低器件的ESD電魯棒性。在文獻(xiàn)中關(guān)于GGNMOS漏到柵距離取值的討論挺多的，理論上GGNMOS工作時，雪崩擊穿和熱擊穿都發(fā)生在NMOS的漏區(qū)，所以認(rèn)為漏到柵的距離與器件特性關(guān)系緊密，而在源區(qū)則無關(guān)緊要。但隨著器件特征尺寸的日益減少，漏端與源端的距離已經(jīng)很小了，在漏端產(chǎn)生的熱量也會影響到源端。

在0.18μmCMOS工藝下對單指GGNMOS（W＝360μm，L＝0.35μm），源端孔到柵的距離（SCG）＝1.7μm進(jìn)行測試，通過變化的SCG取值來觀察其對抗能力的影響，測試結(jié)果如圖3所示。

圖3 SCG與GGNMOS抗ESD能力的關(guān)系

可以看出隨著SCG的增加，GGNMOS抗ESD的能力逐步增強，主要原因是此處測試的是單指結(jié)構(gòu)，與參考文獻(xiàn)中6叉指結(jié)構(gòu)不同［3］。6叉指結(jié)構(gòu)在泄放ESD電流時是由6根GGNMOS共同工作，每根只要承擔(dān)約0.4A的電流，所以SCG對器件性能的影響不明顯。然而，此處測試的是單指GGNMOS，需要獨自承擔(dān)高達(dá)幾安培的ESD電流，所以較寬的SCG有益于熱量耗散，也能獲得更好的抗ESD能力。綜上可以得到這樣的結(jié)論：如果是多叉指GGNMOS，SCG幾乎不會影響其抗ESD的性能，所以在設(shè)計SCG值的時候，可以根據(jù)設(shè)計規(guī)則盡可能取較小的值。在設(shè)計單指大寬度的GGNMOS時，有必要優(yōu)化SCG的值，以對版圖設(shè)計起到至關(guān)重要的作用。

3 結(jié)束語

主要介紹GGNMOS器件的寬度及其漏端孔到柵的距離和源端孔到柵的距離對ESD特性的影響。為以后在進(jìn)行這類器件的版圖設(shè)計時，要注意GGNMOS管的結(jié)構(gòu)、尺寸、參數(shù)的選擇，提供些經(jīng)驗。在ESD防護(hù)設(shè)計中，版圖設(shè)計起到至關(guān)重要的作用，往往決定整個設(shè)計方案的成功與否。

［1］ R GWagner，JM Soden，C FHawkins.Extentand Cost of EOS/ESD Damage in an ICManufacturing Process［M］.Proc EOS/ESD Symp，2003：49－55.

［2］ Ker M，Chen J.Self－substrate－triggered technique to enhance turn－on uniformity ofmulti－finger ESD protection devices［J］.Journalof Solid－State Circuits，2006，41（11）：2601－2609.

［3］ Dong S，Du X，Han，et al.Analysis of 65 nm technology grounded－gate NMOS for on－chip ESD protection application［J］.Electronocs Letters，2008，44（19）：1129－1130.

Research on ESD Characteristic of Gate Grounded NMOS

Ren Zhiwei，Cui Aidong
（The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China）

The ESD circuit is used to protect the integrated circuit chip from electrostatic damage and failure of functions.So the ESD research is one of the key directions of integrated circuit reliability research.According to the characteristics of the circuit in the new technical processing，the protection unit of GGNMOS device is designed to provide effective and reliable ESD protection.

Integrated circuit；Electro Static Discharge；GGNMOS

10.3969/j.issn.1002－2279.2015.01.002

TN4

A

1002－2279（2015）01－0005－02

任志偉（1983－）男，遼寧省凌源人，工學(xué)學(xué)士，助理工程師，主研方向：集成電路設(shè)計。

2014－07－10