王忠明，閆逸華，陳榮梅，王園明，趙 雯，張鳳祁，郭曉強(qiáng)，郭紅霞

（西北核技術(shù)研究所強(qiáng)脈沖輻射環(huán)境模擬與效應(yīng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，陜西西安 710024）

Flash型FPGA的單粒子效應(yīng)測(cè)試系統(tǒng)研制

王忠明，閆逸華，陳榮梅，王園明，趙 雯，張鳳祁，郭曉強(qiáng)，郭紅霞

（西北核技術(shù)研究所強(qiáng)脈沖輻射環(huán)境模擬與效應(yīng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，陜西西安 710024）

研制了一套Flash型FPGA的單粒子效應(yīng)測(cè)試系統(tǒng)，其具有片上SRAM／Flash ROM單粒子翻轉(zhuǎn)效應(yīng)測(cè)試、D觸發(fā)器單粒子效應(yīng)測(cè)試、鎖相環(huán)與時(shí)鐘網(wǎng)絡(luò)單粒子瞬態(tài)效應(yīng)測(cè)試、單粒子瞬態(tài)脈沖寬度測(cè)試等功能。本文介紹了該系統(tǒng)的測(cè)試原理和軟硬件實(shí)現(xiàn)方法。

單粒子效應(yīng)；Flash型FPGA；單粒子瞬態(tài)

現(xiàn)場(chǎng)可編程門陣列（FPGA）是一種大規(guī)模集成電路，它具有邏輯密度高、設(shè)計(jì)靈活、成本低廉等優(yōu)勢(shì)，在商用和航天等領(lǐng)域均取得了巨大成功。其中，F(xiàn)lash型FPGA在過(guò)去幾年中取得了很大的發(fā)展，在性能和成本上已具備很強(qiáng)的競(jìng)爭(zhēng)力，可作為空間電子學(xué)系統(tǒng)的一種備選方案。但在將其用于空間應(yīng)用之前，必須對(duì)其抗輻射能力進(jìn)行充分的考察和研究。由于Flash型FPGA出現(xiàn)至今僅10年時(shí)間，有關(guān)這種新型器件的輻射效應(yīng)研究亦處于起步階段［14］，國(guó)內(nèi)抗輻射加固領(lǐng)域?qū)@種器件的研究尚未見(jiàn)公開(kāi)報(bào)道。本文研制一套針對(duì)Flash型FPGA單粒子效應(yīng)的在線測(cè)試系統(tǒng)，以全面、準(zhǔn)確地反映Flash型FPGA的各類輻射失效現(xiàn)象，為深入開(kāi)展針對(duì)Flash型FPGA的單粒子效應(yīng)的相關(guān)研究奠定基礎(chǔ)。

1 效應(yīng)機(jī)理分析

Flash型FPGA由可編程邏輯單元、可編程互連資源、可編程I／O模塊、片上SRAM、片上Flash ROM等結(jié)構(gòu)組成。其中，邏輯單元稱為VersaTile，每個(gè)Versa Tile包括一系列CMOS組合邏輯及與之對(duì)應(yīng)的Flash開(kāi)關(guān)，通過(guò)改變Flash開(kāi)關(guān)的狀態(tài)可將1個(gè)Versa Tile配置成n輸入的組合邏輯。此外，Versa Tile中還包括1個(gè)或多個(gè)可選的D觸發(fā)器結(jié)構(gòu)。Flash開(kāi)關(guān)采用浮柵技術(shù)來(lái)保存開(kāi)關(guān)的狀態(tài)，1個(gè)浮柵開(kāi)關(guān)由兩個(gè)共用浮柵和控制柵的MOSFET組成，其中一個(gè)MOS管通過(guò)位選信號(hào)控制浮柵上的電子，從而實(shí)現(xiàn)編程、擦除和校驗(yàn)等功能，而另外一個(gè)MOS管則作為互聯(lián)開(kāi)關(guān)使用，如圖1所示。

根據(jù)以往對(duì)SRAM型FPGA和Flash ROM等器件的研究經(jīng)驗(yàn)［5－7］，可初步判斷Flash型FPGA中可能發(fā)生單粒子翻轉(zhuǎn)（SEU）效應(yīng)的結(jié)構(gòu)至少應(yīng)包括：片上SRAM和D觸發(fā)器。較易受單粒子瞬態(tài)（SET）效應(yīng)干擾的結(jié)構(gòu)包括：組合邏輯（最終表現(xiàn)為D觸發(fā)器翻轉(zhuǎn)）、鎖相環(huán)（PLL）和時(shí)鐘網(wǎng)絡(luò)等。SET效應(yīng)的初始脈沖寬度是確定SET效應(yīng)捕獲概率及加固方法的關(guān)鍵參數(shù)，若系統(tǒng)能兼顧SET脈沖寬度的測(cè)試，就可更好地對(duì)單粒子瞬態(tài)效應(yīng)進(jìn)行評(píng)估。因此，F(xiàn)lash型FPGA的單粒子效應(yīng)測(cè)試系統(tǒng)主要功能應(yīng)包括：SRAM／Flash ROM的單粒子翻轉(zhuǎn)效應(yīng)測(cè)試、邏輯單元D觸發(fā)器的單粒子效應(yīng)測(cè)試、鎖相環(huán)和時(shí)鐘網(wǎng)絡(luò)的單粒子瞬態(tài)效應(yīng)測(cè)試、單粒子瞬態(tài)脈沖寬度的測(cè)試、單粒子鎖定效應(yīng)測(cè)試及保護(hù)等。

2 系統(tǒng)的測(cè)試原理

2.1 SRAM／Flash ROM的單粒子翻轉(zhuǎn)效應(yīng)測(cè)試

SRAM是典型的易發(fā)生單粒子翻轉(zhuǎn)的結(jié)構(gòu)，其測(cè)試方法與一般的SRAM存儲(chǔ)器測(cè)試方法類似，向片上SRAM寫入指定格式的數(shù)據(jù)（如55H、AAH），間隔一段時(shí)間回讀一次，比較與寫入數(shù)據(jù)的異同，判斷單粒子翻轉(zhuǎn)效應(yīng)是否發(fā)生。Flash ROM的測(cè)試方法與SRAM類似。

2.2 D觸發(fā)器的單粒子效應(yīng)測(cè)試

D觸發(fā)器電路對(duì)單粒子效應(yīng)的響應(yīng)主要表現(xiàn)為輸出信號(hào)的翻轉(zhuǎn)，采用的測(cè)試方法如圖2所示。將待測(cè)FPGA配置成一個(gè)由若干觸發(fā)器組成的移位寄存器鏈，令移位寄存器鏈的輸入端Din保持低電平，在正常情況下輸出端Dout皆為低電平。觸發(fā)器鏈上任意一點(diǎn)捕獲到單粒子瞬態(tài)脈沖信號(hào)，經(jīng)一定的時(shí)鐘周期后最終均將出現(xiàn)在Dout端。這樣，只要統(tǒng)計(jì)監(jiān)測(cè)到的高電平信號(hào)的數(shù)量就可得到觸發(fā)器單粒子事件的截面。

2.3 鎖相環(huán)及時(shí)鐘網(wǎng)絡(luò)的單粒子瞬態(tài)效應(yīng)測(cè)試

圖1 Flash型FPGA的結(jié)構(gòu)Fig.1 Architecture of Flash－based FPGA

鎖相環(huán)是一種利用反饋控制原理實(shí)現(xiàn)的頻率及相位的同步技術(shù)。對(duì)鎖相環(huán)及時(shí)鐘網(wǎng)絡(luò)的單粒子瞬態(tài)效應(yīng)采用間接測(cè)量方法。利用鎖相環(huán)作為芯片間的同步時(shí)鐘信號(hào)去驅(qū)動(dòng)相同輸入的觸發(fā)器（圖3），若待測(cè)FPGA芯片（DUT）的鎖相環(huán)受到單粒子瞬態(tài)效應(yīng)的干擾，則觸發(fā)器的輸出會(huì)與正常狀態(tài)下的不同，通過(guò)比較待測(cè)FPGA與參照FPGA中觸發(fā)器的輸出信號(hào)就可統(tǒng)計(jì)鎖相環(huán)及時(shí)鐘網(wǎng)絡(luò)發(fā)生單粒子瞬態(tài)的次數(shù)。為排除待測(cè)芯片中D觸發(fā)器的單粒子效應(yīng)，在DUT中對(duì)PLL驅(qū)動(dòng)的D觸發(fā)器進(jìn)行了三模冗余（TMR）加固。

圖2 D觸發(fā)器測(cè)試方法Fig.2 Test method for D－flip flop

圖3 鎖相環(huán)及時(shí)鐘網(wǎng)絡(luò)的單粒子瞬態(tài)測(cè)試電路Fig.3 Single－event transient effect test circuit for PLL and clock network

2.4 單粒子瞬態(tài)脈沖寬度測(cè)試

集成電路內(nèi)部的SET信號(hào)不能通過(guò)示波器直接測(cè)量，完整的信號(hào)測(cè)量具有較大的難度。本文在待測(cè)FPGA內(nèi)部設(shè)計(jì)一個(gè)測(cè)試電路，采用間接方法測(cè)量SET的脈沖寬度，其電路結(jié)構(gòu)如圖4所示。在反相器鏈的偶數(shù)節(jié)點(diǎn)引出測(cè)試端，與最終輸出端經(jīng)過(guò)一個(gè)保護(hù)門后，連接到I／O端口上。保護(hù)門在兩輸入一致時(shí)為與，在兩輸入不一致時(shí)，鎖存上一狀態(tài)。反相器鏈輸入端接地，在正常狀態(tài)下，所有的輸出結(jié)果都是0。

圖4 單粒子瞬態(tài)脈沖寬度測(cè)試電路Fig.4 SET pulse width test method

當(dāng)SET發(fā)生在反相器鏈的某一節(jié)點(diǎn)時(shí)，信號(hào)將沿反相器鏈傳播至最終的輸出端。這個(gè)SET信號(hào)將進(jìn)入每個(gè)保護(hù)門的一個(gè)輸入端，即最后一個(gè)反相器的輸出端。但由于反相器鏈自身的延遲，進(jìn)入保護(hù)門另一個(gè)輸入端的信號(hào)與到達(dá)最后一個(gè)反相器輸出端的SET信號(hào)之間會(huì)存在一定的延時(shí)。如果延時(shí)不超過(guò)瞬態(tài)脈沖的寬度，則該保護(hù)門輸出為1；如果延遲時(shí)間超過(guò)了SET寬度，則保護(hù)門的輸出為0。這樣，通過(guò)輸出端為1的個(gè)數(shù)就可判斷該瞬態(tài)脈沖的寬度等于幾個(gè)反相器的延遲。

2.5 單粒子鎖定效應(yīng)測(cè)試

采用高端測(cè)電流方案，在電源端串聯(lián)一小電阻，采集電阻兩端電壓，用A／D轉(zhuǎn)換為數(shù)字信號(hào)進(jìn)行采集。系統(tǒng)的電流監(jiān)測(cè)電路主要分為放大、監(jiān)測(cè)、閉鎖保護(hù)3部分。當(dāng)電流實(shí)測(cè)值大于設(shè)定閾值時(shí)，關(guān)斷電源端繼電器，從而使器件斷電。當(dāng)關(guān)斷時(shí)間到達(dá)設(shè)定值時(shí)，打開(kāi)繼電器，被測(cè)器件上電，繼續(xù)進(jìn)行后續(xù)測(cè)試。

3 測(cè)試系統(tǒng)軟硬件設(shè)計(jì)

3.1 測(cè)試系統(tǒng)硬件設(shè)計(jì)

系統(tǒng)硬件設(shè)計(jì)方案如圖5所示，主要由控制FPGA、待測(cè)FPGA、參照FPGA及相關(guān)外圍電路組成。控制FPGA是整個(gè)系統(tǒng)的核心，通過(guò)SPI及I／O接口實(shí)現(xiàn)對(duì)待測(cè)FPGA、參照FPGA的功耗電流測(cè)量；通過(guò)通用I／O與待測(cè)FPGA、參照FPGA進(jìn)行通信，實(shí)現(xiàn)各項(xiàng)邏輯測(cè)試；通過(guò)NOIS－Ⅱ軟核和RS422接口實(shí)現(xiàn)與PC機(jī)的通信。綜合考慮各項(xiàng)測(cè)試需求，選定Altera EP3C16為控制FPGA芯片。待測(cè)FPGA與參照FPGA只實(shí)現(xiàn)內(nèi)部相關(guān)測(cè)試邏輯，采用Actel公司的Pro ASIC3系列芯片A3P1000，只需提供核心電壓1.5 V，外部I／O電壓3.3 V，剩余管腳為通用I／O，與控制FPGA相連即可。

3.2 測(cè)試系統(tǒng)軟件設(shè)計(jì)

軟件包括待測(cè)FPGA程序、參照FPGA程序、控制FPGA程序及上位機(jī)控制程序。待測(cè)FPGA程序包括5項(xiàng)功能：SRAM讀寫測(cè)試、Flash ROM回讀測(cè)試、D觸發(fā)器鏈的SET效應(yīng)測(cè)試、SET脈沖寬度測(cè)試及PLL的SET測(cè)試。參照FPGA主要參與完成PLL的SET測(cè)試。控制FPGA程序?qū)崿F(xiàn)：控制FPGA PLL時(shí)鐘生成，待測(cè)FPGA和參照FPGA的頻率控制、功耗電流測(cè)試和電流關(guān)斷，待測(cè)FPGA SRAM的讀寫，F(xiàn)lash ROM的讀取，DFF SET效應(yīng)計(jì)數(shù)，SET脈寬測(cè)試和PLL測(cè)試及其錯(cuò)誤類型的檢測(cè)。上位機(jī)軟件主要完成測(cè)試初始化及效應(yīng)結(jié)果顯示保存等功能。

圖5 系統(tǒng)硬件設(shè)計(jì)方案Fig.5 Hardware design scheme of test system

4 系統(tǒng)功能測(cè)試

4.1 實(shí)驗(yàn)室測(cè)試

在本文中，SET脈沖寬度需用FPGA內(nèi)部反相器鏈自身的延時(shí)來(lái)表示，因此必須知道每級(jí)反相器鏈的延時(shí)。本工作在A3P1000內(nèi)設(shè)計(jì)了100級(jí)反相器，分別在10級(jí)的整數(shù)倍引出測(cè)試端，用示波器測(cè)得10級(jí)反相器的平均延遲為5.02 ns。由此可得，本方法測(cè)量SET脈沖寬度的精度約為1 ns（即兩級(jí)反相器的延時(shí)）。據(jù)文獻(xiàn)［8］報(bào)道，0.13μm工藝的CMOS器件中，單粒子瞬態(tài)電流的脈沖寬度通常在幾ns至十幾ns，因此該精度是可接受的。

一些研究［9］表明，反相器鏈對(duì)SET脈沖存在展寬／壓縮效應(yīng)，這種效應(yīng)對(duì)測(cè)量SET脈沖寬度存在影響。經(jīng)實(shí)測(cè)分析，平均每級(jí)反相器產(chǎn)生的脈沖展寬約為4 ps。在本文SET脈寬測(cè)試中共設(shè)計(jì)100級(jí)反相器鏈，假設(shè)SET平均經(jīng)過(guò)50級(jí)反相器傳播到輸出端，此時(shí)SET脈沖平均展寬為0.2 ns，相對(duì)本方法的測(cè)試精度1 ns和平均幾ns～十幾ns的SET脈寬，該展寬是可接受的。

此外，本文還設(shè)計(jì)了一套測(cè)試方法，在100級(jí)反相器鏈輸入端分別產(chǎn)生一個(gè)寬度為3、5、7 ns的脈沖信號(hào)，測(cè)得保護(hù)門輸出為1的個(gè)數(shù)分別為3、5、7，從而驗(yàn)證了SET脈沖寬度測(cè)試功能的有效性。

4.2252Cf源輻照實(shí)驗(yàn)測(cè)試

為進(jìn)一步驗(yàn)證系統(tǒng)功能，在252Cf源上開(kāi)展一次單粒子效應(yīng)實(shí)驗(yàn)。252Cf是一種不穩(wěn)定核素，自發(fā)衰變產(chǎn)生α粒子、裂變碎片和中子。利用252Cf源產(chǎn)生的重離子碎片可產(chǎn)生單粒子效應(yīng)，常用于單粒子效應(yīng)測(cè)試系統(tǒng)調(diào)試。將去除表面封裝的待測(cè)器件對(duì)準(zhǔn)源孔，置于真空腔體內(nèi)。真空度達(dá)到幾十Pa時(shí)，重離子即可入射至芯片表面。圖6為252Cf源單粒子效應(yīng)實(shí)驗(yàn)裝置和測(cè)試系統(tǒng)計(jì)算機(jī)控制界面。

實(shí)驗(yàn)進(jìn)行24 h，實(shí)驗(yàn)結(jié)果列于表1。其中，F(xiàn)lash ROM、PLL與時(shí)鐘網(wǎng)絡(luò)及SET脈沖寬度測(cè)試未觀察到單粒子效應(yīng)，可能是由于252Cf源粒子注量率太低、穿透能力較差［10］、測(cè)試本身資源占用率低、粒子打在敏感位置上的概率過(guò)低等原因所致。只有在基于加速器的輻射模擬源上開(kāi)展相關(guān)實(shí)驗(yàn)才能徹底解決上述問(wèn)題。

圖6252Cf源單粒子效應(yīng)實(shí)驗(yàn)裝置（a）和測(cè)試系統(tǒng)計(jì)算機(jī)控制界面（b）Fig.6252Cf single－event effect test facility（a）and control GUI of test system（b）

表1252Cf源輻照實(shí)驗(yàn)結(jié)果Table 1252Cf irradiation test result

5 結(jié)論

本文建立的針對(duì)Flash型FPGA的單粒子效應(yīng)在線測(cè)試系統(tǒng)具備SRAM／Flash ROM單粒子翻轉(zhuǎn)效應(yīng)測(cè)試、D觸發(fā)器單粒子效應(yīng)測(cè)試、PLL及時(shí)鐘網(wǎng)絡(luò)單粒子瞬態(tài)效應(yīng)測(cè)試、單粒子瞬態(tài)脈沖寬度測(cè)試、單粒子鎖定效應(yīng)測(cè)試等功能，較全面地覆蓋了Flash型FPGA中各種可能的單粒子效應(yīng)失效模式。實(shí)驗(yàn)室及252Cf源單粒子效應(yīng)實(shí)驗(yàn)結(jié)果驗(yàn)證了系統(tǒng)功能的有效性，為開(kāi)展針對(duì)Flash型FPGA的單粒子效應(yīng)研究提供了測(cè)試手段。

［1］REZGUI S.Radiation－tolerant Pro ASIC3 FPGAs radiation effects［R］.Mountain View：Actel Corporation，2010.

［2］REZGUI S，WILCOX E P，LEE P，et al.Investigation of low dose rate and bias conditions on the total dose tolerance of a CMOS flash－based FPGA［J］.IEEE Transactions on Nuclear Science，2012，59（1）：134－143.

［3］TARRILLO J，AZAMBUJA J R，KASTENSMIDT F L.Analyzing the effects of TID in an embedded system running in a flash－based FPGA［J］.IEEE Transactions on Nuclear Science，2011，58（6）：2 855－2 862.

［4］KASTENSMIDT F L，F(xiàn)ONSECA E C P，VAZ R G.TID in flash－based FPGA：Power supplycurrent rise and logic function mapping effects in propagation－delay degradation［J］.IEEE Transactions on Nuclear Science，2011，58（4）：1 927－1 934.

［5］姚志斌，何寶平，張鳳祁，等.靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器型現(xiàn)場(chǎng)可編程門陣列輻照效應(yīng)測(cè)試系統(tǒng)研制［J］.強(qiáng)激光與粒子束，2009，21（5）：749－754.YAO Zhibin，HE Baoping，ZHANG Fengqi，et al.Development of measurement system for radiation effect on static random access memory based field programmable gate array［J］.High Power Laser and Particle Beams，2009，21（5）：749－754（in Chinese）.

［6］王忠明，姚志斌，郭紅霞，等.SRAM型FPGA的靜態(tài)與動(dòng)態(tài)單粒子效應(yīng)試驗(yàn)［J］.原子能科學(xué)技術(shù)，2011，45（12）：1 506－1 510.WANG Zhongming，YAO Zhibin，GUO Hongxia，et al.Static and dynamic tests of single－event effect in SRAM－based FPGA［J］.Atomic Energy Science and Technology，2011，45（12）：1 506－1 510（in Chinese）.

［7］張洪偉，于慶奎，張大宇，等.大容量Flash存儲(chǔ)器空間輻射效應(yīng)試驗(yàn)研究［J］.航天器工程，2011，20（6）：130－134.ZHANG Hongwei，YU Qingkui，ZHANG Dayu，et al.Radiation effect test on large capacity Flash memories［J］.Spacecraft Engineering，2011，20（6）：130－134（in Chinese）.

［8］VRONIQUE F C，LLOYD W M，GOUKER P.Single event transients in digital CMOS：A review［J］.IEEE Transactions on Nuclear Science，2013，60（6）：1 767－1 790.

［9］趙雯.基于查找表的SET耦合注入與SET傳播特性研究［D］.西安：西北核技術(shù)研究所，2011.

［10］范雪，李平，李威，等.252Cf源和重離子加速器對(duì)FPGA的單粒子效應(yīng)［J］.強(qiáng)激光與粒子束，2011，23（8）：2 229－2 233.FAN Xue，LI Ping，LI Wei，et al.Single event effects on FPGA of califormium－252 and heavyion accelerator［J］.High Power Laser and Particle Beams，2011，23（8）：2 229－2 233（in Chinese）.

Development of Single－event Effect Test System for Flash－based FPGA

WANG Zhong－ming，YAN Yi－h(huán)ua，CHEN Rong－mei，WANG Yuan－ming，ZHAO Wen，ZHANG Feng－qi，GUO Xiao－qiang，GUO Hong－xia
（State Key Laboratory of Intense Pulsed Radiation Simulation and Effect，Northwest Institute of Nuclear Technology，Xi’an 710024，China）

A single－event effect test system for Flash－based FPGA was developed.The system can be used for SRAM／Flash ROM single－event upset effect test，D－flip flop single－event effect test，PLL and clock network single－event transient effect test，and single－event transient pulse width test.The test methods and hardware／software solutions were described in this paper.

single－event effect；Flash－based FPGA；single－event transient

TN386.1

：A

：1000－6931（2015）12－2266－06

10.7538／yzk.2015.49.12.2266

2014－08－20；

：2015－01－10

王忠明（1984—），男，內(nèi)蒙古呼倫貝爾人，副研究員，博士，從事大規(guī)模集成電路的單粒子效應(yīng)研究