金君瀟，王亞軍，黃 樸，虞致國(guó)，顧曉峰，于宗光（. 江南大學(xué)電子工程系輕工過(guò)程先進(jìn)控制教育部重點(diǎn)實(shí)驗(yàn)室，江蘇 無(wú)錫 4；.中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 4035）

基于VMT的USB 2.0功能驗(yàn)證平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)*

金君瀟1，王亞軍1，黃 樸1，虞致國(guó)1，顧曉峰1，于宗光2
（1. 江南大學(xué)電子工程系輕工過(guò)程先進(jìn)控制教育部重點(diǎn)實(shí)驗(yàn)室，江蘇 無(wú)錫 214122；2.中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

摘 要：針對(duì)大規(guī)?；旌蟂oC功能驗(yàn)證速度慢的問(wèn)題，在基于USB 2.0數(shù)據(jù)傳輸?shù)腟oC設(shè)計(jì)基礎(chǔ)上，提出了一種能快速驗(yàn)證USB 2.0協(xié)議的功能驗(yàn)證平臺(tái)。使用驗(yàn)證模型技術(shù)，通過(guò)硬件描述語(yǔ)言搭建了完整的協(xié)議驗(yàn)證平臺(tái)，包括Vera語(yǔ)言編寫(xiě)的主機(jī)VIP、用Verilog語(yǔ)言編寫(xiě)的數(shù)字化USB收發(fā)器、串行接口引擎、端點(diǎn)緩存器、增強(qiáng)型8051核和外部程序存儲(chǔ)器。完成了對(duì)USB 2.0底層協(xié)議的功能驗(yàn)證，包括高速握手協(xié)議、高速/全速設(shè)備枚舉及高速/全速設(shè)備數(shù)據(jù)傳輸，實(shí)驗(yàn)仿真結(jié)果與USB 2.0協(xié)議規(guī)范完全符合。該平臺(tái)能降低對(duì)USB 2.0接口進(jìn)行功能協(xié)議一致性驗(yàn)證的難度，并有助于縮短大規(guī)模數(shù)模混合SoC的開(kāi)發(fā)周期。

關(guān)鍵詞：USB 2.0；系統(tǒng)芯片；功能驗(yàn)證平臺(tái)；驗(yàn)證模型技術(shù)

1　引言

驗(yàn)證是系統(tǒng)芯片（System-on-a-Chip，SoC）設(shè)計(jì)流程中不可或缺的重要組成部分，其目的在于排查芯片錯(cuò)誤，找出功能模塊中存在的邏輯缺陷，保證設(shè)計(jì)目標(biāo)與實(shí)現(xiàn)的一致性。驗(yàn)證工作對(duì)現(xiàn)代芯片設(shè)計(jì)具有決定性的作用，一種高效的驗(yàn)證方法不僅可保證設(shè)計(jì)的正確性，還可提高設(shè)計(jì)效率。

自1996年初USB 1.0版本發(fā)布后，通用串行接口（Universal Serial Interface，USB）技術(shù)逐漸走向成熟，并已成為主流接口。通常，USB接口芯片驗(yàn)證采用無(wú)時(shí)序模型，該模型只保留簡(jiǎn)單的數(shù)據(jù)傳輸及校驗(yàn)功能，而忽略了USB底層物理協(xié)議的驗(yàn)證。比如，像高速設(shè)備枚舉和全速設(shè)備枚舉便無(wú)法驗(yàn)證，這存在驗(yàn)證的不完善問(wèn)題[1～3]。同時(shí)，USB接口芯片涉及混合信號(hào)的設(shè)計(jì)，在設(shè)計(jì)和驗(yàn)證上都是接口芯片的難點(diǎn)。混合信號(hào)的驗(yàn)證涉及到性能、精度、庫(kù)模型、接口模型、狀態(tài)映射、仿真器支持的語(yǔ)言、成本，在前端仿真驗(yàn)證時(shí)仿真時(shí)間也是一個(gè)至關(guān)重要的考慮因素[4]。本文針對(duì)USB 2.0功能驗(yàn)證速度慢和協(xié)議層遍歷驗(yàn)證困難的問(wèn)題，通過(guò)對(duì)模擬模塊數(shù)字建模，采用Vera驗(yàn)證模型技術(shù)（Verification Modeling Technology，VMT），通過(guò)硬件描述語(yǔ)言（Hardware Description Language，HDL）搭建了一種能快速完整驗(yàn)證USB 2.0協(xié)議的功能驗(yàn)證平臺(tái)，基于USB 2.0數(shù)據(jù)傳輸?shù)腟oC完成了USB 2.0的協(xié)議功能驗(yàn)證。

2　仿真平臺(tái)搭建

2.1 基于USB 2.0數(shù)據(jù)傳輸?shù)腟oC結(jié)構(gòu)

以USB協(xié)議為基礎(chǔ)[5]，設(shè)計(jì)的基于USB 2.0接口的數(shù)據(jù)傳輸芯片的邏輯框圖如圖1的虛線框所示。本文所設(shè)計(jì)的芯片為USB 2.0設(shè)備接口芯片，在整個(gè)USB數(shù)據(jù)傳輸系統(tǒng)中，屬于USB數(shù)據(jù)傳輸系統(tǒng)中的上行機(jī)制，負(fù)責(zé)實(shí)現(xiàn)外設(shè)和USB主機(jī)的通信。芯片包括增強(qiáng)型8051內(nèi)核、PLL、分頻器、USB 2.0收發(fā)器、USB 2.0串行接口引擎（Serial Interface Engine，SIE）、4 kB的端點(diǎn)緩存（Endpoint，EP）以及16 kB隨機(jī)存儲(chǔ)器（Random Access Memory，RAM）。

分頻器可將圖中PLL設(shè)計(jì)輸入的480 MHz的時(shí)鐘，分頻為48 MHz、24 MHz、12 MHz輸入到8051的時(shí)鐘選擇器中，作為8051的可選擇工作時(shí)鐘。USB 2.0收發(fā)器設(shè)計(jì)為模擬模塊，兼容480 Mbps的高速和12 Mbps的全速。SIE介于收發(fā)器和數(shù)字模塊EP緩存之間，需要完成數(shù)據(jù)的處理，將PHY中串行的模擬信號(hào)轉(zhuǎn)化為并行的數(shù)字信號(hào)輸入到EP中，或者是將EP中的數(shù)據(jù)轉(zhuǎn)化為串行信號(hào)輸入到PHY中成為模擬信號(hào)輸出到USB差分信號(hào)線上。

圖1 基于USB 2.0數(shù)據(jù)傳輸?shù)腟oC邏輯框圖

2.2收發(fā)器數(shù)字建模

此SoC芯片設(shè)計(jì)規(guī)模大且模擬模塊多，包括PLL、RAM、USB 2.0收發(fā)器，涉及節(jié)點(diǎn)電壓值多。因此，用Hsim進(jìn)行系統(tǒng)級(jí)仿真時(shí)，會(huì)導(dǎo)致SoC進(jìn)入功能驗(yàn)證的過(guò)程耗時(shí)非常長(zhǎng)。首先，芯片開(kāi)始工作時(shí)PLL鎖相時(shí)間達(dá)到5 μs；其次，測(cè)試向量從外部程序存儲(chǔ)器加載到SoC內(nèi)部，即使是使用并行程序存儲(chǔ)器加載，也需要20 ms以上的時(shí)間，效率非常低；然后，USB收發(fā)器涉及到主機(jī)和設(shè)備的數(shù)據(jù)交互，自有一套USB協(xié)議要遵守，光是令USB收發(fā)器復(fù)位就需要10 ms，這也是令仿真效率難以提高的難點(diǎn)。雖然毫秒級(jí)的時(shí)間對(duì)于數(shù)字仿真器來(lái)說(shuō)不算長(zhǎng)，但是在數(shù)?；旌闲盘?hào)的仿真中是以模擬仿真器決定步長(zhǎng)的，而毫秒級(jí)的仿真時(shí)間對(duì)于納秒級(jí)甚至皮秒級(jí)為仿真步長(zhǎng)的模擬仿真器來(lái)說(shuō)非常漫長(zhǎng)。為提高效率、加快仿真，在傳統(tǒng)的系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)基礎(chǔ)上，設(shè)計(jì)了一種系統(tǒng)級(jí)仿真驗(yàn)證平臺(tái)，將芯片內(nèi)部耗時(shí)長(zhǎng)的模塊（如PLL、RAM、USB 2.0收發(fā)器等）選擇替換為Verilog模塊，實(shí)現(xiàn)數(shù)字信號(hào)和模擬信號(hào)的分離仿真，并且在邏輯層面上，快速驗(yàn)證SoC的系統(tǒng)級(jí)功能。如圖2為USB 2.0收發(fā)器的接口信號(hào)和電路要求。

可以看出，一個(gè)完整的USB 2.0收發(fā)器應(yīng)該包含的功能單元有高速發(fā)送器、全速發(fā)送器、高速接收器、全速接收器、傳輸包絡(luò)檢測(cè)器、單端接收器、高速驅(qū)動(dòng)匹配電阻Rs、上拉電阻Rpu。USB 2.0收發(fā)器接口信號(hào)如表1所示。由于篇幅限制，本文以雙模發(fā)送器的數(shù)字建模來(lái)說(shuō)明信號(hào)強(qiáng)度的對(duì)應(yīng)。所謂雙模發(fā)送器，就是全速發(fā)送器包含在高速發(fā)送器內(nèi)，作為高速發(fā)送器的驅(qū)動(dòng)匹配電阻的一部分。如圖3所示為雙模發(fā)送器的模擬結(jié)構(gòu)圖。

表1 USB 2.0收發(fā)器接口信號(hào)列表

圖2 USB 2.0收發(fā)器接口信號(hào)和電路要求

圖3 雙模發(fā)送器模擬結(jié)構(gòu)圖

圖3中，M0、M1、M2、M3、Rs構(gòu)成了全速發(fā)送器的驅(qū)動(dòng)器，標(biāo)稱電流源17.78 mA、M4、M5構(gòu)成了高速發(fā)送器的驅(qū)動(dòng)器。FS_DPP1、FS_DMP1、FS_DPN1、FS_DMN1是由FS_Drive_Enable和全速數(shù)據(jù)信號(hào)FS_Transmitter_Data演變而來(lái)的控制信號(hào)。HS_DP、HS_DM為HS_Drive_Enable和HS_Transmitter_Data控制。17.78 mA的電流源由HS_Current_Enable控制。當(dāng)處在全速模式下時(shí)，關(guān)閉電流源，M4、M5管子截止，M0、M2、M3、M4信號(hào)在全速發(fā)送信號(hào)的變化下交替導(dǎo)通，在DM、DP線上產(chǎn)生電壓，即為信號(hào)，此高電平信號(hào)為3.3 V。當(dāng)處于高速模式下，打開(kāi)電流源，M0、M1截止，M2、M3導(dǎo)通，Rs連同M2、M3的導(dǎo)通電阻變?yōu)椴罘志€上的下拉電阻，作為高速匹配電阻，約為45 Ω，M4、M5也由高速信號(hào)的變化而交替導(dǎo)通，使17.78 mA的電流通過(guò)高速匹配電阻而在差分線上形成電壓值，高電平位800 mV。由于不同速度模式下的信號(hào)值不同，而且信號(hào)都通過(guò)DM、DP傳輸，在Verilog中高速和全速信號(hào)是線與的，所以就需要在數(shù)字建模時(shí)完成信號(hào)強(qiáng)度對(duì)應(yīng)。在以下雙模發(fā)送器建模中，需要發(fā)送的信號(hào)是全速發(fā)送信號(hào)、高速發(fā)送信號(hào)、SE0信號(hào)、上拉電阻信號(hào)的數(shù)字建模，以D+線上的信號(hào)為例說(shuō)明。

（1）全速信號(hào)：Dp_fs_tmp為全速發(fā)送信號(hào)未在DP線上線與的中間值，如圖中的控制信號(hào)控制。

assign Dp_tmp1 = Dp_fs_tmp;

assign Dp_fs_tmp = (FS_Drive_Enable = = 1'b1 &&Assert_SE0 = = 1'b0) ? (FS_Transmitter_Data): ((!reset_a) ? 1'bz:1'bz);

（2）高速信號(hào)：Dp_hs_tmp為高速發(fā)送信號(hào)未在DP線上線與的中間值。ctrl1、ctrl2、ctrl3為模擬電路上的一些控制信號(hào)。Dp_tmp4是在DP線上產(chǎn)生ChirpK的中間信號(hào)值。

assign Dp_tmp1 = Dp_hs_tmp;

assign Dp_hs_tmp = (FS_Drive_Enable = = 1'b1 &&Assert_SE0 = = 1'b1 && ctrl1 = = 1'b1 && ctl2 = = 1'b1 && ctrl3 ==1'b1 && HS_Drive_Enable = = 1'b1) ? HS_Transmitter_Data: ((!reset_a)?1'bz:1'bz);

assign Dp_tmp4 =( FH_select == 1'b0 && FS_Drive_Enable == 1'b0 &&Assert_SE0 == 1'b0 && reset == 1'b1)?HS_Transmitter_Dp:1'bz;

（3）SE0信號(hào)：Dp_se0_tmp為DP線上的SE0信號(hào)中間值。

assign (highz1, pull0) Dp_tmp3 = Dp_se0_tmp;

assign(highz1,weak0)Dp_se0_tmp= (FS_Drive_Enable= =1'b1&&Assert_SE0== 1'b1)?1'b0:1'bz;

（4）上拉1.5 kΩ電阻。

assign (pull1, highz0) Dp_tmp2= (～Rpu_Enable)?(～ Rpu_Enable):1'bz;

（5）DP信號(hào)線上所有信號(hào)的總集成。

assign Dp = Dp_tmp1;

assign (pull1, highz0) Dp = Dp _tmp2;

assign (highz1, pull0) Dp = Dp_tmp3;

assign (highz1, supply0) Dp =Dp_tmp4;

Verilog語(yǔ)言中，線網(wǎng)的驅(qū)動(dòng)強(qiáng)度有supply1、strong1、pull1、weak1、highz1和supply0、strong0、pull0、weak0、highz0。缺省的信號(hào)驅(qū)動(dòng)強(qiáng)度為strong1和strong0。此雙模發(fā)送器使用pull1、supply1、strong1、strong0、highz1、highz0、pull0、weak0來(lái)模擬了D+和D-信號(hào)線上的不同信號(hào)強(qiáng)度[6]。表2為差分線上的信號(hào)強(qiáng)度映射。

表2 差分線上的信號(hào)強(qiáng)度映射

2.3驗(yàn)證平臺(tái)框架

VMT可集成總線功能模型和時(shí)序校驗(yàn)?zāi)Ｐ偷揭訦DL編寫(xiě)的驗(yàn)證平臺(tái)中[7～10]。驗(yàn)證IP核（Verification Intellectual Property，VIP）是基于VMT開(kāi)發(fā)的專門(mén)用于仿真的驗(yàn)證模型庫(kù)，其中包括USB Host和USB Device功能模型。本文待驗(yàn)證部件（Device Under Testing，DUT）為USB設(shè)備芯片，故選擇USB Host功能模型?；赩MT技術(shù)的驗(yàn)證平臺(tái)，最大特點(diǎn)是能使用單一的命令流來(lái)配置VIP、發(fā)送傳輸命令及觀測(cè)返回信息。VIP能嵌入不同HDL的TESTBENCH中，如Verilog、VHDL、Vera等，具有很強(qiáng)的兼容性。VMT使用自己的一套命令流，令TESTBENCH能與仿真軟件交互。VMT命令流如圖4。

基于VMT的USB功能驗(yàn)證平臺(tái)框架如圖5所示，主要包括引用的VIP模型usb_host_vmt、串行接口媒介Serial Gaskets、DUT及外部程序存儲(chǔ)器[11]。usb_host_vmt以Vera語(yǔ)言編寫(xiě)，兼容多種USB模塊接口模式，如UTMI、ULPI、串行差分模式等，而串行差分模式又可分為模擬接口和數(shù)字接口。DUT為串行差分模式，在與usb_host_vmt連接上需要媒介（即串行連接模塊）；同時(shí)，模擬模塊PHY即為USB2.0收發(fā)器的數(shù)字建模模塊，連接為串行差分?jǐn)?shù)字接口。usb_host_vmt自帶時(shí)鐘恢復(fù)模塊，能測(cè)試時(shí)鐘恢復(fù)；若工作在時(shí)鐘恢復(fù)模式下，則需要設(shè)置Gaskets時(shí)鐘周期4倍于數(shù)據(jù)周期。C語(yǔ)言編寫(xiě)的USB固件程序編譯成hex文件，讀入外部程序存儲(chǔ)模塊，來(lái)處理CPU的請(qǐng)求。

圖4 VMT命令流

圖5 基于VMT的USB功能驗(yàn)證平臺(tái)

3　USB 2.0的驗(yàn)證及結(jié)果分析

DUT為全/高速USB 2.0設(shè)備，上電默認(rèn)為全速設(shè)備，也可通過(guò)高速握手枚舉成為一個(gè)高速設(shè)備。USB 2.0設(shè)備工作過(guò)程如下。

（1）整個(gè)USB設(shè)備底層工作過(guò)程，包括連接上電復(fù)位、默認(rèn)設(shè)備、分配地址、配置設(shè)備、掛起狀態(tài)。設(shè)備上電后，外部電路瞬間產(chǎn)生一個(gè)低電平，通過(guò)低電平有效輸入reset引腳，使設(shè)備復(fù)位；脫離復(fù)位后，設(shè)備識(shí)別為地址為0x00的默認(rèn)設(shè)備，并且主機(jī)發(fā)起控制傳輸，對(duì)默認(rèn)設(shè)備分配地址、配置設(shè)備。

（2）在主機(jī)與設(shè)備握手后，設(shè)備處于傳輸狀態(tài)。USB傳輸包括控制傳輸、批量傳輸、同步傳輸、中斷傳輸。控制傳輸用于主機(jī)和設(shè)備的識(shí)別，而其他三種傳輸則用于主機(jī)與設(shè)備之間的數(shù)據(jù)傳輸。

USB 2.0數(shù)據(jù)傳輸功能驗(yàn)證有高速握手仿真、高速設(shè)備枚舉仿真、高速I(mǎi)N事務(wù)傳輸和OUT事務(wù)傳輸，以及全速設(shè)備枚舉仿真、全速I(mǎi)N事務(wù)傳輸和OUT事務(wù)傳輸。全速設(shè)備與高速設(shè)備的區(qū)別在于數(shù)據(jù)傳輸速度和數(shù)據(jù)傳輸包大小的不同，其驗(yàn)證功能點(diǎn)類似，且驗(yàn)證方法和過(guò)程也類似，故本文僅詳述高速仿真情況。

3.1高速握手協(xié)議仿真

協(xié)議規(guī)定設(shè)備芯片一上電，是以全速設(shè)備識(shí)別的，D+線上的1.5 kΩ上拉電阻（pullup_resistor）開(kāi)啟，經(jīng)過(guò)主機(jī)驅(qū)動(dòng)10 ms的SE0后，進(jìn)入全速缺省設(shè)備狀態(tài)，此后，D+線上的上拉電阻也是一直開(kāi)啟的。

若要進(jìn)入高速缺省狀態(tài)，則需上電進(jìn)行高速握手，協(xié)議規(guī)定高速握手過(guò)程由主機(jī)驅(qū)動(dòng)SE0（D+和D-都為低電平）信號(hào)開(kāi)始。設(shè)備在檢測(cè)到2.5 μs到3.0 ms的SE0后開(kāi)始高速握手協(xié)議，此時(shí)設(shè)備發(fā)送一個(gè)最少1.0 ms最大7.0 ms的ChirpK脈沖；主機(jī)須在2.5 μs檢測(cè)到此脈沖，ChirpK結(jié)束后的100 μs內(nèi)主機(jī)要發(fā)送KJ序列；此KJ序列最小100 μs，最長(zhǎng)500 μs。完成以上步驟后，主機(jī)仍發(fā)送SE0信號(hào)，直到復(fù)位結(jié)束。

高速握手協(xié)議的仿真波形如圖6所示，時(shí)間單位為1 ms。主機(jī)在0.3 ms處開(kāi)始發(fā)送SE0信號(hào)，經(jīng)過(guò)約1 ms的時(shí)間，設(shè)備發(fā)送了持續(xù)約為2 ms的ChirpK信號(hào)。之后，主機(jī)開(kāi)始發(fā)送500 μs長(zhǎng)的共5 對(duì)KJ序列，并在約243 μs后DUT識(shí)別了由host返回的高速握手信號(hào)KJ序列，設(shè)備pullup_resistor信號(hào)強(qiáng)度變?yōu)闃?biāo)準(zhǔn)0（st0），表示斷開(kāi)D+的1.5 kΩ上拉電阻（pullup_resistor），打開(kāi)了高速終端匹配電阻（hs_terminal_control），芯片進(jìn)入了高速缺省狀態(tài)，實(shí)現(xiàn)高速握手協(xié)議。

3.2高速設(shè)備枚舉仿真

在主機(jī)和設(shè)備進(jìn)行握手之后，設(shè)備開(kāi)始枚舉，此階段由EP0的控制傳輸完成。枚舉過(guò)程如下：（1）對(duì)默認(rèn)地址為0x00的缺省設(shè)置的DUT讀取設(shè)備描述符，發(fā)送的SETUP信息包為80_06_00_01_00_00_12_00，返回18 B長(zhǎng)度的設(shè)備描述符。（2）設(shè)置地址階段，主機(jī)繼續(xù)發(fā)送SETUP信息包為64'h00_00_00_0 0_00_01_05_00。此命令表示將USB設(shè)備地址設(shè)置為0x01，該地址在狀態(tài)階段設(shè)置完成并且起作用。（3）對(duì)已分配地址0x01的DUT返回設(shè)備描述符，仍舊發(fā)送SETUP信息包，發(fā)送的SETUP信息包仍為80_06_00_01_00_00_12_00。如圖7所示，返回的也是18 B長(zhǎng)度的設(shè)備描述符，至此表示枚舉成功。

圖7 返回設(shè)備描述符

3.3高速數(shù)據(jù)批量傳輸

高速數(shù)據(jù)批量傳輸DUT的配置，即固件的編寫(xiě)：（1）設(shè)置EP2和EP6為512 B的兩重緩存區(qū)；（2）設(shè)置EP2為OUT端點(diǎn)，EP6為IN端點(diǎn)；（3）實(shí)現(xiàn)將EP2從主機(jī)端接收到的數(shù)據(jù)依次寫(xiě)入到EP6中；將此固件編譯為hex文件，并在驗(yàn)證平臺(tái)上寫(xiě)入外部程序存儲(chǔ)器，模擬外部并行存儲(chǔ)器啟動(dòng)，以此完成DUT配置。完成DUT配置后，主機(jī)發(fā)送一個(gè)OUT事務(wù)，向EP2發(fā)送512 B的數(shù)據(jù){256{8’hab, 8’hcd}}，DUT自動(dòng)將EP2數(shù)據(jù)讀入到EP6。從EP2向EP6傳輸數(shù)據(jù)的仿真結(jié)果如圖8所示。

圖8 EP2向EP6傳輸數(shù)據(jù)的過(guò)程

對(duì)于端點(diǎn)緩存EP2、EP6，它們的數(shù)據(jù)寬度為16 bit（也即2 B），write_read_high8bit為高8位讀寫(xiě)控制信號(hào)，write_read_low8bit為低8位讀寫(xiě)控制信號(hào)。在EP2的控制信號(hào)中，低位、高位讀信號(hào)高有效，數(shù)據(jù)在讀信號(hào)控制下，以先高后低的工作模式，將數(shù)據(jù)從EP2中讀出；同時(shí)，EP2和EP6之間的傳輸模式為邊讀邊寫(xiě)，EP2讀出一個(gè)字節(jié)，EP6就寫(xiě)進(jìn)一個(gè)字節(jié)。EP6完成接收512 B數(shù)據(jù)后，主機(jī)發(fā)送一個(gè)IN事務(wù)，從EP6中返回?cái)?shù)據(jù)，并且打印VIP的觀察節(jié)點(diǎn)，比對(duì)返回的512 B的數(shù)據(jù)是否與發(fā)送的數(shù)據(jù)一致，以此驗(yàn)證了IN 和OUT傳輸事務(wù)的正確性。通過(guò)仿真驗(yàn)證，證明了此平臺(tái)能夠大大加快SoC的功能驗(yàn)證時(shí)間。首先通過(guò)VMT的使用能夠快速施加USB 2.0的底層協(xié)議激勵(lì)，來(lái)縮短功能測(cè)試向量的開(kāi)發(fā)時(shí)間；其次通過(guò)將混合信號(hào)仿真變?yōu)榧償?shù)字信號(hào)的仿真，極大地縮短了仿真時(shí)間，一個(gè)仿真需要的時(shí)間從幾天縮短到十幾分鐘，這降低了SoC的驗(yàn)證成本。

4　結(jié)束語(yǔ)

本文基于SoC功能驗(yàn)證速度慢的問(wèn)題和USB 2.0接口芯片協(xié)議一致性驗(yàn)證遍歷的重要性，提出一種能快速搭建的USB協(xié)議軟硬件協(xié)同仿真平臺(tái)的方案。通過(guò)對(duì)SoC模擬模塊的數(shù)字建模，并使用VMT技術(shù)，在以Verilog語(yǔ)言所設(shè)計(jì)的驗(yàn)證平臺(tái)上快速準(zhǔn)確地對(duì)USB 2.0協(xié)議進(jìn)行了驗(yàn)證。結(jié)果表明，該平臺(tái)能充分驗(yàn)證USB 2.0協(xié)議的一致性，并能縮短驗(yàn)證周期、改善工作效率，對(duì)USB協(xié)議的快速驗(yàn)證仿真有較好的應(yīng)用價(jià)值。

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中圖分類號(hào)：TP302.1

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1681-1070（2015）06-0023-05

收稿日期：2015-2-4

*基金項(xiàng)目：江蘇省自然科學(xué)基金（BK20130156）；中央高?；究蒲袠I(yè)務(wù)費(fèi)專項(xiàng)資金（JUSRP1026）；江蘇省科技廳產(chǎn)學(xué)研聯(lián)合創(chuàng)新資金（BY2013015-19）；江蘇省六大人才高峰資助項(xiàng)目（DZXX-027）；江蘇省普通高校研究生實(shí)踐創(chuàng)新計(jì)劃項(xiàng)目（SJZZ_0148）

作者簡(jiǎn)介：

金君瀟（1990—），女，浙江永康人，江南大學(xué)集成電路工程碩士研究生，研究方向?yàn)槲㈦娮酉到y(tǒng)設(shè)計(jì)與應(yīng)用。

Design and Implementation of USB 2.0 Device Function Verification Platform Based on VMT

JIN Junxiao1, WANG Yajun1, HUANG Pu1, YU Zhiguo1, GU Xiaofeng1, YU Zongguang2
（1. Key Laboratory of Advanced Process Control for Light Industry (Ministry of Education), Department of Electronic Engineering, Jiangnan University, Wuxi 214122, China; 2. China Electronics Technology Group Corporation No.58 Research Institute, Wuxi 214035, China）

Abstract:In order to solve the slow function verification problem of the large-scale system-on-a-chip (SoC), a rapid verification platform for USB 2.0 protocol is proposed based on the design of USB 2.0 data transmission SoC. By adopting the verification modeling technology, the whole platform is built by hardware description language, including the host verification intellectual property written by Vera language, the digitalized USB transceiver, the serial interface engine, the endpoint buffer, the enhanced 8051 core and the external ROM written by Verilog language. The platform can complete the function verification of the USB 2.0 low layer protocols, including the high speed handshake protocol, the high/full speed device enumeration and the high/full speed data transmission. The experimental simulation results are in good agreement with the USB 2.0 protocol specification, indicating that the platform can reduce the difficulties in verifying the USB 2.0 interface functional protocol conformance and decrease the developing period of large-scale mixed SoC. Key words: USB 2.0; system-on-a-chip; function verification platform; verification modeling technology