陳建軍，金強(qiáng)寧*，章鵬，劉凱麗

基于FPGA的TFT液晶顯示時(shí)序控制器設(shè)計(jì)

陳建軍1，2，金強(qiáng)寧1，2*，章鵬1，2，劉凱麗1，2

(1．國(guó)家平板顯示工程技術(shù)研究中心，江蘇南京210016; 2．中國(guó)電子科技集團(tuán)公司第五十五研究所，江蘇南京210016)

針對(duì)某些僅綁定柵源驅(qū)動(dòng)芯片而沒(méi)有時(shí)序控制電路的液晶顯示面板，設(shè)計(jì)了一款基于FPGA的SOPC嵌入式系統(tǒng)的時(shí)序控制器。它利用FPGA的邏輯電路實(shí)現(xiàn)LVDS視頻信號(hào)的解碼、灰階擴(kuò)展、RSDS信號(hào)編碼、顯示控制時(shí)序轉(zhuǎn)換等功能，并通過(guò)FPGA中Nios II軟核的串行口設(shè)置參數(shù)，編程GAMMA及VCOM電壓，參數(shù)具有掉電保護(hù)功能。時(shí)序控制器中還增加了BIT檢測(cè)電路，可實(shí)時(shí)査詢電路運(yùn)行狀態(tài)。該時(shí)序控制器電路集成度高、功耗低，結(jié)構(gòu)簡(jiǎn)單，適合特殊應(yīng)用，具有較高使用價(jià)值。

TFT液晶顯示;時(shí)序控制器;FPGA;SOPC;BIT

1 引言

在當(dāng)今信息社會(huì)，彩色TFT(Thin Film Transistor)液晶顯示器已經(jīng)廣泛地應(yīng)用在我們生活的各個(gè)方面，液晶顯示面板的制造技術(shù)不斷完善成熟，已形成標(biāo)準(zhǔn)化、規(guī)范化的電氣接口形式，如低電壓差分信號(hào)LVDS(Low Voltage Differential Signaling)、bit位數(shù)字RGB信號(hào)等。近來(lái)，隨著液晶顯示面板集成度越來(lái)越高，柵源驅(qū)動(dòng)芯片Source driver與Gate driver均綁定在玻璃面板上，導(dǎo)致與面板的電氣接口發(fā)生根本性改變。時(shí)序控制器(Timing controller)作為液晶顯示器的核心部分之一，對(duì)液晶顯示系統(tǒng)的正常工作起著關(guān)鍵的作用，它為液晶顯示器前級(jí)電路與液晶面板之間提供橋接，接收并處理前級(jí)電路輸出的標(biāo)準(zhǔn)數(shù)字視頻信號(hào)，產(chǎn)生特定的時(shí)序信號(hào)控制液晶面板正常工作。目前，國(guó)內(nèi)、外各液晶面板廠商設(shè)計(jì)的時(shí)序控制電路通常采用商用專用控制芯片，這樣時(shí)序控制電路只適合專一的液晶面板使用。本設(shè)計(jì)采用工業(yè)級(jí)FPGA(Field Programmable Gate Array)來(lái)實(shí)現(xiàn)商用控制芯片的所有功能，同時(shí)集成了狀態(tài)BIT (Built In Test)檢測(cè)及參數(shù)可編程設(shè)置等功能，能滿足特殊應(yīng)用場(chǎng)合苛刻環(huán)境下的可靠性要求。而且，硬件電路的通用化設(shè)計(jì)可以適應(yīng)不同廠商、不同規(guī)格的液晶面板。

2 液晶顯示面板

圖1為一款典型的僅綁定柵源驅(qū)動(dòng)芯片而沒(méi)有時(shí)序控制電路的彩色液晶顯示面板結(jié)構(gòu)，本文針對(duì)該款顯示面板展開(kāi)時(shí)序控制電路設(shè)計(jì)［1］。

圖1 液晶顯示面板的結(jié)構(gòu)框圖Fig．1Block diagram of LCD panel

液晶顯示面板基本參數(shù):

分辨率:1 024(H)×768(V)

顯示顏色:RGB

顯示灰階:每色64級(jí)，262144級(jí)色階

電氣接口:

·數(shù)據(jù)、掃描及控制通道:RSDS(Reduced Swing Differential Signaling)低擺幅差分信號(hào)，掃描時(shí)鐘、水平垂直掃描起始脈沖、水平垂直方向控制、差分信號(hào)極性控制、數(shù)字鎖存脈沖等;

·芯片支持電壓;

·VCOM電壓和GAMMA電壓(Vγ1～Vγ14)。

3 時(shí)序控制電路設(shè)計(jì)

圖2為時(shí)序控制電路結(jié)構(gòu)框圖。

圖2 時(shí)序控制電路結(jié)構(gòu)方框圖Fig．2Block diagram of timing controller circuit

時(shí)序控制電路［2-4］采用基于Altera公司FPGA的SOPC(System On Programmable Chip)技術(shù)來(lái)實(shí)現(xiàn)［5-6］，它由數(shù)據(jù)處理通道、顯示控制時(shí)序變換、驅(qū)動(dòng)電壓發(fā)生器及嵌入式NiosII軟核［7］等部分組成。

3．1數(shù)據(jù)處理通道

數(shù)據(jù)處理通道在FPGA內(nèi)實(shí)現(xiàn)，它由LVDS解碼電路、灰階擴(kuò)展及RSDS輸出接口電路等部分構(gòu)成。

3．1．1LVDS解碼電路

LVDS接口是為了解決TTL電平方式傳輸寬帶高碼率數(shù)據(jù)時(shí)功耗大、電磁輻射大等缺點(diǎn)，由美國(guó)國(guó)家半導(dǎo)體公司研制的一種數(shù)字視頻傳輸方式，在液晶面板上得到了廣泛的應(yīng)用。本文所設(shè)計(jì)的時(shí)序控制器接收單路四通道8 bit LVDS視頻信號(hào)，同時(shí)兼容VESA LVDS信號(hào)格式和JEIDA LVDS信號(hào)格式。

圖3 LVDS解碼電路Fig．3Decoding logic for lvds

LVDS解碼電路如圖3所示。

外部65 MHz的LVDS時(shí)鐘RxCLKIN接入鎖相環(huán)(PLL)IP核，根據(jù)LVDS時(shí)鐘與數(shù)據(jù)的相位關(guān)系，產(chǎn)生3個(gè)時(shí)鐘:

fast_ck:頻率為227．5 MHz，相位為－90°。

slow_ck:頻率為65 MHz，相位為－25．71°。

slow_ck1:頻率為32．5 MHz，相位的為0°。

四通道LVDS視頻數(shù)據(jù)接入LVDS解串行化器(LVDS SERDES)，設(shè)置數(shù)據(jù)通道為4，SERDES因子為7，選擇外部鎖相環(huán)。分別將PLL產(chǎn)生的fast_ck接至解串行化器的rx_inclock，slow-ck接至解串行化器的rx_syncclock，slow_ck1接至解串行化器的rx_readclock。解串行化器輸出28位含有視頻數(shù)據(jù)和時(shí)序信號(hào)的并行數(shù)據(jù)，slow_ck作為輸出的點(diǎn)時(shí)鐘DCK。

目前有兩種流行的LVDS編碼格式，一種是VESA標(biāo)準(zhǔn)［8］，另一種為JEIDA標(biāo)準(zhǔn)［9］，兩種編碼的Data Mapping不同。LVDS_IN模塊根據(jù)外部輸入信號(hào)格式標(biāo)準(zhǔn)，從28位并行數(shù)據(jù)中譯碼出紅，綠，藍(lán)視頻數(shù)據(jù)和時(shí)序信號(hào)HS，VS，DE。為了使時(shí)序控制器可以兼容6 bit8 bit VESA及8 bit JEIDA三種視頻輸入格式，在LVDS_IN模塊的設(shè)計(jì)中，當(dāng)VESA腳電平為高時(shí)，采用8 bit VESA編碼，VESA腳為低電平時(shí)采用6 bit VESA或8 bit JEIDA編碼，6 bit VESA與8 bit JEIDA編碼是兼容的，當(dāng)外部輸入的第四對(duì)LVDS差分?jǐn)?shù)據(jù)線使用時(shí)是8 bit視頻數(shù)據(jù)，否則是6 bit數(shù)據(jù)。

LVDS_IN模塊用硬件描述語(yǔ)言Verilog編寫(xiě)，程序清單如下:

3．1．2灰階擴(kuò)展

時(shí)序控制器的外部接口為RGB各8 bit視頻數(shù)據(jù)，而顯示屏的源驅(qū)動(dòng)器為6 bit，我們采用了PD+FRC算法來(lái)實(shí)現(xiàn)顯示器的灰階擴(kuò)展［10-13］，使顯示屏具有253×253×253種顏色體現(xiàn)能力。

PD(Pixel Dithering)技術(shù)是指用交替的點(diǎn)圖案去模擬在顯示器中不能使用的顏色的過(guò)程。采用不同的真實(shí)灰階實(shí)現(xiàn)亮度融合，產(chǎn)生感應(yīng)灰階。

FRC(Frame Race Control)是為了消除靜態(tài)抖動(dòng)算法引起的條紋效應(yīng)，更好地還原圖像質(zhì)量，使顯示的圖像平滑柔和，利用人眼視覺(jué)惰性而實(shí)現(xiàn)的動(dòng)態(tài)抖動(dòng)算法。算法示意圖如圖4所示。

圖42 bit Bayer動(dòng)態(tài)抖動(dòng)矩陣Fig．42 bit Bayer dynamic dithering matix

由圖4可以看出，動(dòng)態(tài)抖動(dòng)算法為了消除固定抖動(dòng)模板引起的條紋效應(yīng)，采用隔幀變換抖動(dòng)模板的方法，在時(shí)域上，由于抖動(dòng)矩陣的循環(huán)變換而導(dǎo)致不同幀在抖動(dòng)后的圖案中同一位置處的像素明暗輪換出現(xiàn)，但圖像的灰度保持不變，條紋效應(yīng)被平均。

根據(jù)上述算法，在FPGA內(nèi)用圖形輸入法實(shí)現(xiàn)的電路如圖5所示。

圖5 用FPGA實(shí)現(xiàn)FRC+PD算法的電路圖Fig．5Logic in FPGA for implementing FRC+PD algorithm

3．2RSDS編碼

時(shí)序控制器采用RSDS接口驅(qū)動(dòng)液晶面板的源極驅(qū)動(dòng)器。RSDS接口有諸多優(yōu)點(diǎn)，包括低功耗、低壓差分?jǐn)[幅以及低電磁輻射等。RSDS按串行模式傳送數(shù)據(jù)，信號(hào)觸發(fā)是雙沿的，數(shù)據(jù)應(yīng)進(jìn)行倍速編碼。根據(jù)面板的接口要求，每種基色的6 bit數(shù)據(jù)編碼成三對(duì)RSDS差分對(duì)，全彩色視頻數(shù)據(jù)編碼成9對(duì)差分?jǐn)?shù)據(jù)信號(hào)及一對(duì)時(shí)鐘信號(hào)。數(shù)據(jù)倍速編碼電路如圖6所示。

圖6 數(shù)據(jù)倍速編碼電路Fig．6Double data rate logic for image data

電路中采用了Altera的雙數(shù)據(jù)速率I/O IP核Altddio_out。Altddio_out核是參數(shù)可配制的，并針對(duì)Altera FPGA結(jié)構(gòu)進(jìn)行了優(yōu)化，在參考時(shí)鐘的上升沿和下降沿發(fā)送數(shù)據(jù)。

差分輸出時(shí)鐘與參考時(shí)鐘理論上相差90°，在實(shí)際電路中用鎖相環(huán)調(diào)整輸出時(shí)鐘的相位，抵消內(nèi)部電路和布線延時(shí)，使輸出時(shí)鐘在數(shù)據(jù)跳變的中心位置，確保接收電路的時(shí)序裕度。

3．3顯示時(shí)序轉(zhuǎn)換

時(shí)序控制器的顯示時(shí)序轉(zhuǎn)換電路將外部輸入的符合VESA標(biāo)準(zhǔn)的視頻信號(hào)轉(zhuǎn)化為顯示屏工作所需的時(shí)序信號(hào)。為了提高時(shí)序控制器的通用性，采用DE Only控制方式，即僅使用外部視頻信號(hào)的DE和DCLK兩個(gè)時(shí)序信號(hào)來(lái)產(chǎn)生顯示屏柵源驅(qū)動(dòng)器等所需的所有控制信號(hào)。

源驅(qū)動(dòng)器主要信號(hào)的時(shí)序關(guān)系如圖7所示。

圖7 源驅(qū)動(dòng)器主要信號(hào)的時(shí)序關(guān)系Fig．7Timing sequence of source-driver’s signals

與源驅(qū)動(dòng)器相關(guān)的信號(hào)有:

(1)HSP1/2:源驅(qū)動(dòng)器的啟動(dòng)脈沖輸出或輸入。

(2)CLKN，CLKP:RSDS標(biāo)準(zhǔn)的移位時(shí)鐘。

(3)DXXP，DXXN:RSDS標(biāo)準(zhǔn)的視頻數(shù)據(jù)。

(4)STB:數(shù)據(jù)鎖存脈沖。

(5)POL:極性控制信號(hào)。

(6)R/L:左右移位方向控制。

柵極驅(qū)動(dòng)器主要信號(hào)的時(shí)序關(guān)系如圖8所示。

圖8 柵極驅(qū)動(dòng)器主要信號(hào)的時(shí)序關(guān)系Fig．8Timing sequence of Gate-driver’s signals

與柵極驅(qū)動(dòng)器相關(guān)的信號(hào)有:

(1)VSP1/2:柵驅(qū)動(dòng)器的啟動(dòng)脈沖輸出或輸入。

(2)VCLK:柵驅(qū)動(dòng)器的時(shí)鐘。

(3)U/D:上下移位方向控制。

3．4驅(qū)動(dòng)電壓產(chǎn)生電路

時(shí)序控制器外部供電為直流+3．3 V，通過(guò)DC/DC變換，產(chǎn)生FPGA工作所需的+2．5 V、+1．2 V以及液晶面板工作所需的VDD1(+3．3 V)，VDD2(+10 V)，VGH(+20 V)，VGL(－8 V)。GAMMA電壓有14路，分別是Vγ1～Vγ14，1路公共電極電壓VCOM，采用TI公司的BUF16821來(lái)實(shí)現(xiàn)［14］。BUF16821是可編程的GAMMA電壓發(fā)生器和VCOM校準(zhǔn)器，它能提供16條可編程GAMMA電壓通道，以及2路可編程VCOM電壓通道。所有GAMMA和VCOM通道提供一個(gè)軌到軌輸出，此輸出在10 mA負(fù)載時(shí)，通常在任一電源軌的150 mV內(nèi)擺動(dòng)，具有較高的精度。NiosII軟核通過(guò)一個(gè)I2C接口對(duì)所有通道進(jìn)行編程，最終的GAMMA和VCOM設(shè)定值可被存儲(chǔ)在時(shí)序控制器上非易失性存儲(chǔ)器中。

3．4．1GAMMA電壓的設(shè)置

GAMMA電壓Vγ1～Vγ7與Vγ8～Vγ14以中點(diǎn)電壓VCM為中心在高低電壓區(qū)對(duì)稱分布，VCM固定設(shè)置為VDD2的一半。NiosII軟核程序中以7個(gè)偏移量V1_offset～V7_offset為變量來(lái)調(diào)整14組GAMMA電壓。

GAMMA電壓值設(shè)定公式為:

通過(guò)對(duì)7組對(duì)稱的GAMMA電壓的設(shè)定，使LCD面板滿足GAMMA=2．2的要求。

如圖9所示GAMMA電壓與視頻數(shù)據(jù)關(guān)系: Vγ1，Vγ14對(duì)應(yīng)灰階00H，Vγ2，Vγ13對(duì)應(yīng)灰階01H，Vγ3，Vγ12對(duì)應(yīng)灰階10H，Vγ4，Vγ11對(duì)應(yīng)灰階20H，Vγ5，Vγ10對(duì)應(yīng)灰階30H，Vγ6，Vγ9對(duì)應(yīng)灰階3EH，Vγ7，Vγ8對(duì)應(yīng)灰階3FH。

GAMMA為2．2時(shí)亮度與灰階的關(guān)系為:

其中x為灰階值，F(xiàn)(x)為其所對(duì)應(yīng)的亮度，Lmax最高亮度值，Lmin最低亮度值。

我們先將信號(hào)源的灰階設(shè)為最高(3FH)，通過(guò)調(diào)整V7_offset變量值使LCD面板達(dá)到最高亮度Lmax，再將信號(hào)源的灰階設(shè)為最低(00H)，通過(guò)調(diào)整V1_offset使LCD面板達(dá)到最低亮度Lmin。確定Lmax和Lmin后便可以調(diào)整其他GAMMA電壓的偏移量，使各灰階亮度滿足公式的要求，從而使LCD面板的GAMMA特征為2．2。

圖9 GAMMA電壓與視頻數(shù)據(jù)關(guān)系［1］Fig．9Relationship between GAMMA voltages and image data

3．4．2VCOM電壓的設(shè)置

從理論上看，VCOM應(yīng)設(shè)定在GAMMA電壓的對(duì)稱中心，即VCOM應(yīng)等于中點(diǎn)電壓VCM，然而實(shí)際上LCD面板內(nèi)的TFT寄生電容，會(huì)產(chǎn)生電壓耦合效應(yīng)，使像素電壓在TFT關(guān)閉時(shí)，受到柵極電壓變化的影響，而偏離由數(shù)據(jù)線所寫(xiě)入的電壓。為了補(bǔ)償這個(gè)電壓變化，VCOM必須調(diào)整到低于中點(diǎn)電壓的某一值。

根據(jù)面板驅(qū)動(dòng)的反轉(zhuǎn)模式，采用如圖10所示的按亞像素反轉(zhuǎn)的測(cè)試畫(huà)面作為顯示信號(hào)源，PC機(jī)通過(guò)串行口發(fā)送指令和參數(shù)給NiosII軟核，通過(guò)一個(gè)I2C接口調(diào)整VCOM值，用專用儀器測(cè)量其“flicker”值，當(dāng)畫(huà)面的“flicker”值最小時(shí)VCOM值為最佳值。

GAMMA電壓和VCOM電壓的設(shè)置參數(shù)值被存入可掉電保存的存儲(chǔ)器中。在上電復(fù)位后被讀出來(lái)設(shè)定GAMMA電壓和VCOM電壓。

圖10 “flicker”測(cè)試畫(huà)面Fig．10Image for flicker testing

4 BIT檢測(cè)電路設(shè)計(jì)

為了提高時(shí)序控制器的可檢測(cè)性，設(shè)計(jì)了若干嵌入式檢測(cè)電路。檢測(cè)狀態(tài)可通過(guò)NiosII軟核經(jīng)由串行通訊口送出。

4．1外部視頻信號(hào)有效性檢測(cè)

為了提高LVDS解碼電路的可靠性，在圖3所示電路的TEST_VIDEO模塊中設(shè)計(jì)了外部視頻檢測(cè)電路，通過(guò)檢測(cè)外部輸入的DCLK和DE信號(hào)的頻率來(lái)判斷外部視頻信號(hào)有效性。當(dāng)外部視頻中的DCLK和DE的頻率特征符合VESA標(biāo)準(zhǔn)時(shí)序時(shí)，便判定為有效視頻，不符合則判外部視頻失效，并置標(biāo)志位，供軟核讀取，此時(shí)將內(nèi)部產(chǎn)生的藍(lán)底“無(wú)信號(hào)”白字視頻的警示信息切換至視頻數(shù)據(jù)處理電路，通過(guò)時(shí)序控制電路在TFT液晶面板上顯示，并同時(shí)定時(shí)復(fù)位鎖相環(huán)，以保證定時(shí)判斷DCLK和DE信號(hào)的頻率，當(dāng)滿足標(biāo)準(zhǔn)時(shí)，TFT液晶面板恢復(fù)顯示外視頻。

實(shí)際應(yīng)用中在極端低溫環(huán)境下，PLL常失鎖且不能恢復(fù)，造成顯示器顯示失效，該電路的應(yīng)用保證了顯示屏的可靠性。

4．2驅(qū)動(dòng)電路工作狀態(tài)檢測(cè)

在液晶面板的柵源驅(qū)動(dòng)電路中都有一組雙向移位寄存器，寄存器的位數(shù)與所控制的行列驅(qū)動(dòng)線數(shù)一致，柵驅(qū)動(dòng)電路中有768個(gè)寄存器，源驅(qū)動(dòng)電路中有1 024×3個(gè)寄存器。移位寄存器的數(shù)據(jù)端接行列啟動(dòng)脈沖，雙向移位寄存器的移位方向分別決定了顯示屏的左右倒向和上下倒向顯示。驅(qū)動(dòng)電路按照特定的時(shí)序運(yùn)行，柵驅(qū)動(dòng)電路的啟動(dòng)脈沖頻率與場(chǎng)頻一致，移位時(shí)鐘為行同步脈沖，移位寄存器周而復(fù)始地逐條開(kāi)啟/關(guān)閉掃描線，在逐行掃描768行后，移位寄存器末端輸出被送入到時(shí)序控制電路。源驅(qū)動(dòng)電路的啟動(dòng)脈沖頻率與行頻一致，移位時(shí)鐘為數(shù)據(jù)時(shí)鐘，移位寄存器重復(fù)逐條開(kāi)啟/關(guān)閉數(shù)據(jù)鎖存器，使數(shù)據(jù)鎖存器順次接收顯示數(shù)據(jù)，在逐點(diǎn)掃描1 024點(diǎn)后，移位寄存器末端輸出被送入到時(shí)序控制器。

從上分析可知，柵源驅(qū)動(dòng)電路在正常工作時(shí)都會(huì)輸出一個(gè)與行列啟動(dòng)脈沖頻率一致，相位相異的信號(hào)到時(shí)序控制器，通過(guò)檢測(cè)此信號(hào)的有無(wú)便能知悉面板驅(qū)動(dòng)電路是否正常工作。

5 設(shè)計(jì)結(jié)果

我們所設(shè)計(jì)的時(shí)序控制器連接LCD面板的產(chǎn)品實(shí)物圖如圖11所示，PC機(jī)上運(yùn)行的調(diào)試軟件界面如圖12所示。

圖11 TCON產(chǎn)品實(shí)物圖Fig．11Performance of the TCON board

圖12 調(diào)試軟件界面圖Fig．12Interface of debug software

使用本文所述的時(shí)序控制器后，液晶顯示面板的主要光電性能指標(biāo)如表1。

表1 主要光電參數(shù)Tab．1Major optical parameters

6 結(jié)論

使用該時(shí)序控制器，液晶顯示面板的灰階體現(xiàn)正確，畫(huà)質(zhì)穩(wěn)定，功耗比常規(guī)產(chǎn)品要低。

時(shí)序控制器所具有的嵌入式檢測(cè)功能，提高了產(chǎn)品的可檢測(cè)性;采用數(shù)字編程的GAMMA及VCOM電壓，數(shù)據(jù)位達(dá)10 bit，調(diào)整精度高，穩(wěn)定性可以得到充分保證。

時(shí)序控制器還可由跳線設(shè)定轉(zhuǎn)入顯示其自產(chǎn)生的老練畫(huà)面，簡(jiǎn)化了產(chǎn)品老練工序。

時(shí)序控制器所有元器件、原材料均按工業(yè)級(jí)標(biāo)準(zhǔn)嚴(yán)格選用、篩選，設(shè)計(jì)上充分考慮參數(shù)的冗余度，核心芯片采用了工業(yè)級(jí)FPGA作為主控芯片進(jìn)行設(shè)計(jì)，提高了可靠性，經(jīng)實(shí)驗(yàn)驗(yàn)證，產(chǎn)品可以在－55～+75℃的溫度范圍內(nèi)穩(wěn)定工作，具有良好的環(huán)境適應(yīng)性。

該時(shí)序控制器已廣泛應(yīng)用在輪船、車輛、飛行器使用的各種液晶顯示設(shè)備中，其集成度高、功耗低，結(jié)構(gòu)簡(jiǎn)單等特點(diǎn)，獲得了較高的使用價(jià)值。

［1］NLT Technologies，Ltd．NL10276HC20-39 Preliminary Data Sheet［CD］．USA:NEC，2012．

［2］金強(qiáng)寧，洪乙又，李慧芝，等．基于mini-LVDS技術(shù)的TFT-LCD彩色液晶顯示屏的驅(qū)動(dòng)研究及應(yīng)用［J］．光電子技術(shù)，2009，29(3):196-200．

Jin Q N，Hong Y Y，Li H Z，et al．The application and study of Color TFT-LCD panel driver based on mini-LVDS technology［J］．Optoelectronic Technology，2009，29(3):196-200．(in Chinese)

［3］劉杰，程松華，張永棟，等．基于Mini-LVDS技術(shù)的TFT-LCD時(shí)序控制器的設(shè)計(jì)［J］．液晶與顯示，2014，29(2): 238-244．

Liu J，Cheng S H，Zhang Y D，et al．Design of TFT-LCD timing controller based on mini-LVDS technology［J］．ChineseJournal of Liquid Crystals and Displays，2014，29(2):238-244．(in Chinese)

［4］戴亞翔．TFT LCD面板的驅(qū)動(dòng)與設(shè)計(jì)［M］．北京:清華大學(xué)出版社，2008:42．

Dai Yaxiang．Design and Operation of TFT LCD Panel［M］．Beijing:Tsinghua University Press，2008:42．(in Chinese)

［5］楊軍，張偉平，趙嘎，等．面向SOPC的FPGA設(shè)計(jì)與應(yīng)用［M］．北京:科學(xué)出版社，2012．

Yang J，Zhang W P，Zhao G，et al．FPGA Design and Application for the SOPC［M］．Beijing:Science Press，2012．(in Chinese)

［6］宋躍，盧俊平，雷瑞庭，等．基于Nios II的液晶屏控制器SOPC設(shè)計(jì)［J］．液晶與顯示，2014，29(1):48-54．

Song Y，LU J P，Lei R T，et al．SOPC design on LCD controller based on Nios II［J］．Chinese Journal of Liquid Crystals and Displays，2014，29(1):48-54．(in Chinese)

［7］劉東華．Altera系列FPGA芯片IP核詳解［M］．北京:電子工業(yè)出版社，2014:344-365．

Liu D H．Altera IP core series FPGA Chip Comments［M］．Beijing:Electronic Industry Press，2014:344-365．(in Chinese)

［8］VESA．TV Panels Standard［S］．USA:VESA，2006．

［9］JEIDA．JEIDA-59-1999 Digital Interface Standards for Monitor［S］．Japan:JEIDA，1999．

［10］陳建軍，周旭，張小蕓．感應(yīng)灰階的產(chǎn)生技術(shù)及其在液晶顯示器上的應(yīng)用［J］．光電子技術(shù)，2013，33(2):113-114．

Chen J J，Zhou X，Zhang X Y．An algorithm of spatial grey-scale and application for liquid crystal display［J］．Optoelectronic Technology，2013，33(2):113-114．(in Chinese)

［11］Limb J O．Design of dither waveforms for quantized visual signals［J］．Bell System Technical Journal，1969，48: 2555-2582．

［12］Floyd R W，Inberg L S．An Adaptive Algorithm for spatial grey scale［C］．Proceedings of the SID，Los Angeles，1976，17 (2):75-77．

［13］Robin S H．Process for producing shaded colored images using dithering techniques:USA，5757347［P］．1998-05-26．

［14］Texas Instrument Incorperated．Programmable Gamma_voltage generor and Vcom calibrator with integrated two-bank memory［CD］．USA:TI，2011．

FPGA-based TFT LCD timing controller design

CHEN Jian-jun1，2，JIN Qiang-ning1，2*，ZHANG Peng1，2，LIU Kai-li1，2
(1．National Engineering Research Center for FPDs，Nanjing 210016，China; 2．The 55thResearch Institute of China Electronics Technology Group Corporation，Nanjing 210016，China)

A FPGA-based SOPC embedded system timing controller is designed for some LCD panel driver chips which only bonding with source and gate circuits．It uses FPGA logic circuits to implement the functions such as LVDS video signal decoding，grayscale expansion，RSDS signal encoding，and control timing conversion display．Through the serial port setup parameters in FPGA soft-core Nios II，GAMMA and VCOM voltage can be programmed．Those parameters have power-down protection．The timing controller also adds BIT detection circuit which check the operation status in real-time．This high integration，low power consumption，simple structure timing controller circuit is suitable for special applications with high use value．

TFT-LCD;timing controller;FPGA;SOPC;BIT

TN141

A

10．3788/YJYXS20153004．0647

陳建軍(1966－)，男，江西高安人，高級(jí)工程師，長(zhǎng)期從事圖像處理方面的研究。E-mail:nedichen@aliyun．com

金強(qiáng)寧(1962－)，男，江蘇南京人，研究員，長(zhǎng)期從事平板顯示、光電子技術(shù)方面的研究。E-mail:jqn2004@126．com(聯(lián)系人)

1007-2780(2015)04-0647-08

2014-12-06;

2015-01-21．

*通信聯(lián)系人，E-mail:jqn 2004@126．com

章鵬(1987－)，男，安徽滁州人，碩士，助理工程師，從事平板顯示技術(shù)方面的研究。E-mail:zpzone5971@ 163．com

劉凱麗(1988－)，女，江蘇泰州人，碩士，助理工程師，從事平板顯示技術(shù)方面的研究。E-mail:kelly07050505@ 126．com