王毅男 林 偉

(上海應(yīng)用技術(shù)學(xué)院電氣與電子工程學(xué)院，上海 201418)

數(shù)字梯形成形濾波器的模塊化設(shè)計(jì)

王毅男 林 偉

(上海應(yīng)用技術(shù)學(xué)院電氣與電子工程學(xué)院，上海 201418)

針對(duì)數(shù)字梯形成形濾波器在數(shù)字化多道脈沖分析儀中的應(yīng)用，給出其z變換方法的推導(dǎo)過(guò)程，并通過(guò)傅里葉變換討論其濾波功能。從實(shí)際應(yīng)用出發(fā)，對(duì)梯形成形濾波器進(jìn)行模塊化設(shè)計(jì)，使設(shè)計(jì)更有利于可編程邏輯器件的實(shí)現(xiàn)，可以簡(jiǎn)單靈活地調(diào)節(jié)梯形形狀以適應(yīng)不同的工作環(huán)境。利用Matlab軟件對(duì)設(shè)計(jì)進(jìn)行原理仿真，驗(yàn)證了模塊化設(shè)計(jì)的正確性，并通過(guò)加入高斯白噪聲的方法討論其濾波特性。使用FPGA配合嵌入式邏輯分析儀給出梯形成形濾波器的硬件實(shí)現(xiàn)及仿真，驗(yàn)證了系統(tǒng)設(shè)計(jì)的正確性。

梯形成形 數(shù)字化濾波 多道脈沖幅度分析儀 延遲可調(diào) FPGA

0 引言

20世紀(jì)90年代，基于數(shù)字信號(hào)處理技術(shù)，提出了新的核脈沖能譜分析技術(shù)。數(shù)字電路技術(shù)的最大優(yōu)點(diǎn)是靈活性，它可以綜合成各種濾波器，使系統(tǒng)達(dá)到更高的信噪比，獲得更好的能量分辨率，這些優(yōu)點(diǎn)也是模擬電路難以實(shí)現(xiàn)的，甚至不可能實(shí)現(xiàn)的[1-2]。

多道脈沖幅度分析器是通過(guò)測(cè)量核輻射探測(cè)器輸出的電脈沖信號(hào)來(lái)獲取核輻射信息，該信號(hào)具有較快的上升沿，有豐富的高頻成分。由于前端電路的噪聲影響和數(shù)模轉(zhuǎn)換器采樣頻率的限制，不可能采集到每個(gè)脈沖信號(hào)的最大幅值[3-4]，因此在高精度要求下，“直接數(shù)據(jù)采集法”是不可行的，而梯形成形算法可以彌補(bǔ)這個(gè)不足。梯形成形濾波器是將輸入的下降沿衰減的指數(shù)信號(hào)成形為梯形脈沖信號(hào)輸出。已有研究證明，當(dāng)只考慮電壓和電流噪聲，探測(cè)器收集電荷的時(shí)間不為零時(shí)，梯形成形濾波器是最優(yōu)濾波器，并且非常適合用數(shù)字方法實(shí)現(xiàn)[5]。

為提高梯形成形算法的實(shí)用性，本文對(duì)算法進(jìn)行模塊化設(shè)計(jì)，從更適合可編程邏輯器件實(shí)現(xiàn)的角度出發(fā)，完成梯形成形濾波器的結(jié)構(gòu)設(shè)計(jì)。

1 梯形成形算法

設(shè)前置放大器輸出為理想指數(shù)信號(hào)，時(shí)域表達(dá)式為：

Ui(t)=Umaxe-t/τμ(t)

(1)

式中：Umax為脈沖幅值;τ為前端放大器的時(shí)間常數(shù);μ(t)為標(biāo)準(zhǔn)單位階躍函數(shù)。

以TS為周期對(duì)輸入信號(hào)進(jìn)行采樣，可以得到脈沖序列的表達(dá)式為：

Ui(t)=Umaxe-nTs/τμ(t)

(2)

令e-nTs/τ=q，并對(duì)式(2)進(jìn)行z變換得：

Ui(t)=Umax×z/(z-q)

(3)

理想梯形函數(shù)的分段函數(shù)表示如下：

(4)

式中:ta、tb、tc分別為梯形的上升沿、平頂、下降沿的寬度。令ta=naTs、tb=nbTs、tc=ncTs，理想梯形函數(shù)的分段函數(shù)經(jīng)過(guò)單邊的z變換可表示為：

(5)

從而可得梯形成形算法的系統(tǒng)函數(shù)：

(6)

梯形成形算法是以其時(shí)域特性為出發(fā)點(diǎn)進(jìn)行設(shè)計(jì)的，但是，任何成形處理都相當(dāng)于在頻域中進(jìn)行了某些濾波操作。所以，有必要研究該算法的頻域特性。

對(duì)式(1)～式(4)做傅里葉變換，得到系統(tǒng)函數(shù)：

(7)

對(duì)式(7)求?？傻茫?/p>

將上式分成兩部分分析。

2 梯形成形算法的模塊化設(shè)計(jì)

模塊化設(shè)計(jì)可以降低系統(tǒng)設(shè)計(jì)的復(fù)雜度，而采用一種結(jié)構(gòu)形式來(lái)實(shí)現(xiàn)整個(gè)濾波器需要很多運(yùn)算資源，尋找最優(yōu)化結(jié)構(gòu)也非常困難，所以通常采用子模塊級(jí)聯(lián)或并聯(lián)的方法來(lái)實(shí)現(xiàn)復(fù)雜的濾波器設(shè)計(jì)。

將系統(tǒng)函數(shù)分解為4個(gè)子模塊，則有：

H(z)=H1(z)×H2(z)×H3(z)×H4(z)

4個(gè)子模塊的級(jí)聯(lián)存在順序問(wèn)題，要避免具有峰值增益的子系統(tǒng)發(fā)生溢出或?qū)⒘炕肼晹U(kuò)大。在該設(shè)計(jì)中，H1模塊會(huì)產(chǎn)生溢出，但是可以證明該溢出不會(huì)對(duì)運(yùn)算結(jié)果產(chǎn)生影響，所以把H1置于第一級(jí)；H4為積分單元，為了避免產(chǎn)生溢出，將其置于最后一級(jí)；H2、H3置于中間，因其結(jié)構(gòu)相同，所以位置可以互換。

2.1 H1子模塊的結(jié)構(gòu)設(shè)計(jì)

結(jié)構(gòu)設(shè)計(jì)就是用加法器、乘法器和延遲單元等運(yùn)算模塊的互聯(lián)結(jié)構(gòu)來(lái)描述線性常系數(shù)方程，不同的結(jié)構(gòu)設(shè)計(jì)消耗的系統(tǒng)資源以及在性能上都是有很大的差異。H1子模塊的結(jié)構(gòu)設(shè)計(jì)如圖1所示，可以由IIR濾波器實(shí)現(xiàn)。IIR濾波器在結(jié)構(gòu)上有很多種形式，有直接I型及其轉(zhuǎn)置形式、直接II型及其轉(zhuǎn)置形式。H1子模塊有一個(gè)零點(diǎn)和一個(gè)極點(diǎn)，輸入的核脈沖信號(hào)是指數(shù)衰減信號(hào)。假如先實(shí)現(xiàn)極點(diǎn)，就相當(dāng)于對(duì)信號(hào)進(jìn)行積分操作，這必定會(huì)產(chǎn)生溢出，是輸出錯(cuò)誤，所以必須先實(shí)現(xiàn)零點(diǎn)?？梢赃x擇直接I型或者直接II型的轉(zhuǎn)置形式，因?yàn)楹笳呦牡难舆t單元更少，所以設(shè)計(jì)選擇直接II型的轉(zhuǎn)置形式來(lái)實(shí)現(xiàn)H1子模塊。

圖1 H1模塊結(jié)構(gòu)圖

2.2 H2、H3子模塊的結(jié)構(gòu)設(shè)計(jì)

H2、H3子模塊的結(jié)構(gòu)設(shè)計(jì)如圖2所示。

圖2 H2、H3模塊結(jié)構(gòu)圖

設(shè)計(jì)該模塊的主要任務(wù)是完成延遲數(shù)較大的延遲單元z-na、z-nb的設(shè)計(jì)。FPGA實(shí)現(xiàn)延遲單元有如下3種方法。

① 利用Matlab中的DSP Builder直接生成延遲單元模塊，再使用Quartus II調(diào)用生成文件。

② 利用Quartus II自帶的參數(shù)模型庫(kù)(library of parameter model,LPM)的Shift register，也可以實(shí)現(xiàn)一個(gè)精準(zhǔn)的延時(shí)。這里面有兩個(gè)參數(shù)選項(xiàng)，一個(gè)是taps(即分成幾段數(shù)據(jù))，另一個(gè)是distance(每段數(shù)據(jù)里面有幾個(gè)數(shù)據(jù))，調(diào)節(jié)二者的設(shè)定值就可以改變延遲數(shù)目，taps的高位代表的就是延遲輸出的數(shù)據(jù)。

比較這兩種方法，使用移位寄存器消耗的資源更少，而且不需要通過(guò)第三方工具。LPM中的器件都是經(jīng)過(guò)優(yōu)化得到的結(jié)果，這使工程設(shè)計(jì)資源最優(yōu)化以及warning更少。當(dāng)需要實(shí)現(xiàn)任意時(shí)鐘的延時(shí)時(shí)，移位寄存器不一定能夠滿足，這時(shí)就要用DSP Builder來(lái)實(shí)現(xiàn)了。

③ 以雙口RAM為核心設(shè)計(jì)一個(gè)延遲模塊，延遲的實(shí)現(xiàn)是通過(guò)改變讀寫地址而并非在寄存器中流動(dòng)，通過(guò)控制寫入地址、讀出地址控制寫入、讀出數(shù)據(jù)，通過(guò)異步復(fù)位對(duì)模塊賦初值，寫入地址與讀出地址之差就是延時(shí)數(shù)目，每次異步復(fù)位之后，如果輸出地址所指向的存儲(chǔ)單元不能確定就輸出0。所以只需要改變延遲數(shù)的初值就可以設(shè)定模塊多延遲數(shù)目。該方法增加了外圍電路的設(shè)計(jì)，但是可以大幅度減小設(shè)計(jì)面積，降低芯片功耗。為了適應(yīng)不同的工作環(huán)境，延遲數(shù)ta和tb的數(shù)值是靈活可調(diào)的。因此，選擇雙口RAM法完成模塊的設(shè)計(jì)。

2.3 H4子模塊的結(jié)構(gòu)設(shè)計(jì)

H4模塊包含一個(gè)積分單元、一個(gè)延遲單元和一個(gè)比例因子，結(jié)構(gòu)比較簡(jiǎn)單，也可以采用直接Ⅱ型的轉(zhuǎn)置形式，將積分器與延遲單元設(shè)計(jì)在一個(gè)結(jié)構(gòu)中,以減少延遲單元的使用。如果系統(tǒng)的運(yùn)算速度過(guò)高，官方提供的除法器將不能直接使用。此時(shí)，可以調(diào)節(jié)使比例因子的值為2-n,通過(guò)數(shù)據(jù)移位的方法來(lái)實(shí)現(xiàn)除法，這樣就免去了乘法器或除法器的使用，而且對(duì)濾波器的性能沒(méi)有影響。H4子模塊的結(jié)構(gòu)設(shè)計(jì)圖如圖3所示。

圖3 H4模塊結(jié)構(gòu)圖

3 軟件仿真與硬件應(yīng)用實(shí)現(xiàn)

3.1 原理仿真

采用Matlab軟件編程實(shí)現(xiàn)算法，以驗(yàn)證其可行性。仿真原理圖如圖4所示。輸入標(biāo)準(zhǔn)指數(shù)信號(hào)Ui(t)=Umaxe-t/τμ(t)，取Umax=10，TS=0.05，τ=1，輸入標(biāo)準(zhǔn)指數(shù)函數(shù)如圖4(a)所示。令梯形成形函數(shù)的上升沿(下降沿)寬度為20，平頂時(shí)間為100，運(yùn)算后輸出波形如圖4(b)所示。

根據(jù)仿真結(jié)果圖知，輸入的標(biāo)準(zhǔn)指數(shù)信號(hào)經(jīng)梯形濾波成形輸出的梯形成形信號(hào)效果比較理想，得到的輸出結(jié)果是一個(gè)非常標(biāo)準(zhǔn)的等腰梯形，上升沿寬度為20、平頂寬度為100、下降沿寬度為20，與輸入指數(shù)信號(hào)的幅度相同。

圖4 原理仿真圖

當(dāng)輸入信號(hào)幅度為10，加入標(biāo)準(zhǔn)差為0.1的高斯白噪聲，即輸入端信噪比為100時(shí)，得到梯形濾波成形仿真結(jié)果如圖5所示。

圖5 濾波特性仿真圖

仿真發(fā)現(xiàn)，輸出信號(hào)的平均值隨輸入噪聲標(biāo)準(zhǔn)差的增大變化并不大。文獻(xiàn)[7]、[8]給出了梯形成形算法對(duì)包噪聲的抑制作用，證明經(jīng)梯形濾波成形算法后，噪聲的平均值和標(biāo)準(zhǔn)差均得到減小，從而可使基線得到恢復(fù)。

3.2 算法的FPGA實(shí)現(xiàn)

數(shù)字化多道脈沖幅度分析器需要高速模數(shù)轉(zhuǎn)化器對(duì)核脈沖信號(hào)進(jìn)行采樣，從而需要實(shí)時(shí)處理大量的數(shù)據(jù)?？删幊踢壿嬈骷碾娐房山Y(jié)構(gòu)化，使其非常適用于數(shù)字信號(hào)處理及復(fù)雜電路的時(shí)序控制。因此，F(xiàn)PGA、CPLD被廣泛應(yīng)用于數(shù)字化多道脈沖幅度分析器中，完成高速數(shù)據(jù)接口及大數(shù)據(jù)量的信號(hào)處理的工作。

本文采用Altera的 Cyclone III 器件實(shí)現(xiàn)模塊化梯形成形濾波器設(shè)計(jì)。梯形成形濾波器的輸出結(jié)果功能測(cè)試通過(guò)使用Quartus II自帶的Signal Tap II(嵌入式邏輯分析儀)對(duì)濾波器進(jìn)行觀測(cè)。Signal Tap II的輸出結(jié)果表明，梯形成形濾波器可以穩(wěn)定地將輸入的指數(shù)信號(hào)轉(zhuǎn)換為梯形脈沖信號(hào)。FPGA進(jìn)行數(shù)字信號(hào)處理需要將參數(shù)量化，而e-nTs/τ的數(shù)值很難精確量化。有研究表明該數(shù)值的量化精確度會(huì)直接影響梯形成形的精確度，本仿真也驗(yàn)證了這一結(jié)論(梯形的平頂會(huì)產(chǎn)生畸變)[9-10]。將時(shí)序仿真結(jié)果與Matlab仿真結(jié)果相比較，F(xiàn)PGA設(shè)計(jì)的梯形成形濾波器輸出精度比較理想。

4 結(jié)束語(yǔ)

本文利用z變換法將數(shù)字多道脈沖幅度分析器中所需要的梯形成形濾波器進(jìn)行模塊化設(shè)計(jì)，降低了算法硬件實(shí)現(xiàn)的復(fù)雜度，以及對(duì)硬件資源的消耗，以更好的“速度”與“面積”特性完成數(shù)字信號(hào)處理。使用雙口RAM實(shí)現(xiàn)了參數(shù)可調(diào)的延遲模塊的設(shè)計(jì)，以適用于不同的環(huán)境。使用軟件對(duì)模塊化設(shè)計(jì)的原理進(jìn)行了仿真，同時(shí)完成了算法的FPGA的實(shí)現(xiàn)，仿真結(jié)果顯示梯形成形濾波器性能已達(dá)到。

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Modular Design of Digital Trapezoidal Shaping Filter

In accordance with the application of digital trapezoidal shaping filter in multi-channel pulse analyzer, the derivation process of itsztransform method is given, and its filtering function is discussed through Fourier transform. From the practical application, the modular design of trapezoidal shaping filter is conducted, thus the design is more conductive to the realization of the programmable logic devices, and to adapt different working environment, the shape of trapezoid can be adjusted flexibly. The principle simulation of the design is conducted by adopting Matlab software, the correctness of the modular design is verified, and the filtering characteristics are discussed through adding Gaussian white noise. The hardware implementation and simulation of such filter are given using FPGA and embedded logic analyzer, the correctness of the system design is verified.

Trapezoidal shaped Digital filtering Multi-channel pulse amplitude analyzer Adjustable delay FPGA

王毅男(1989-)，男，現(xiàn)為上海應(yīng)用技術(shù)學(xué)院仿生裝備與控制工程專業(yè)在讀碩士研究生；主要從事高速信號(hào)采集與處理的研究。

TH83;TN713

A

10.16086/j.cnki.issn1000-0380.201510022

修改稿收到日期：2015-02-02。