摘 "要： 隨著SoC設(shè)計(jì)規(guī)模的日益增大，結(jié)構(gòu)逐漸復(fù)雜，仿真驗(yàn)證已經(jīng)成為Soc設(shè)計(jì)過程中重要的環(huán)節(jié)，其所需時(shí)間往往成為整個(gè)設(shè)計(jì)周期的瓶頸，因而研究和應(yīng)用能夠加快驗(yàn)證仿真速度的技術(shù)變得愈發(fā)重要。Synopsys公司的仿真工具VCS所提供的多核技術(shù)就是利用目前計(jì)算機(jī)所擁有的多個(gè)處理器核并行工作，以達(dá)到對(duì)仿真速度的提升。通過在實(shí)際項(xiàng)目中分析和使用多核技術(shù)中的設(shè)計(jì)級(jí)并行仿真方法，證明了該多核技術(shù)的可行性和有效性。

關(guān)鍵詞： SoC驗(yàn)證; VCS; 多核技術(shù); 設(shè)計(jì)級(jí)并行

中圖分類號(hào)： TN710?34 " " " " " " " " " 文獻(xiàn)標(biāo)識(shí)碼： A " " " " " " " " " " " " " "文章編號(hào)： 1004?373X（2015）06?0126?03

Research and application of multi?core technology in SoC verification

LIU Rui， SHAO Zhi?yong， KANG Chun?lei， LI Bin

（Verisilicon Inc， Shanghai 201203， China）

Abstract： With the increasing enlargement of SoC design scale and the gradual complexity of its structure， the verification simulation has become an important part of the SoC design process， and its required time often becomes a bottleneck of the entire design cycle， so the research and application of the technology that can speed up the simulation verification is imperative. The multi?core technology offered by Synopsys Company’s simulation tool VCS makes the multiple processors working in parallel to achieve the lifting of the simulation speed. The feasibility and effectiveness of the multi?core technology was proved by analysis in actual project and the design level parallelism （DLP） method which is one of the multi?core technologies.

Keywords： SoC verification; VCS; multi?core technology; design level parallelism

0 "引 "言

近年來，IC設(shè)計(jì)隨著SoC規(guī)模的不斷擴(kuò)大，驗(yàn)證在整個(gè)設(shè)計(jì)流程中所占的比重也越來越大，其所需時(shí)間已經(jīng)占到整個(gè)設(shè)計(jì)周期的70%以上[1?3]。而對(duì)于規(guī)模達(dá)數(shù)百萬門級(jí)，時(shí)鐘頻率高達(dá)千兆赫茲的集成電路的仿真往往需要很長的時(shí)間，因此這一過程也成為設(shè)計(jì)流程中的瓶頸，制約著整個(gè)項(xiàng)目的實(shí)際工期[4?6]。如何提高仿真速度以便在有限的時(shí)間內(nèi)覆蓋更多的功能測(cè)試點(diǎn)，已經(jīng)成為一項(xiàng)值得研究的課題。

Synopsys公司的仿真工具VCS提供的多核技術(shù)是將仿真過程中的不同部分分配到服務(wù)器的多個(gè)處理器單元上并行工作，從而達(dá)到加速仿真的目的[7]。目前，該多核技術(shù)提供了兩種模式：應(yīng)用級(jí)并行方法ALP（Application Level Parallelism）和設(shè)計(jì)級(jí)并行方法DLP（Design Level Parallelism）[8]。

本文主要研究了DLP技術(shù)的使用方法，并且對(duì)其在實(shí)際項(xiàng)目中帶來的仿真速度提升進(jìn)行了分析。

1 "DLP多核技術(shù)的介紹

設(shè)計(jì)級(jí)并行方法DLP是將當(dāng)前所仿真的對(duì)象分割成多個(gè)部分，包括一個(gè)主模塊（Master）和多個(gè)從模塊（Slave）。其中，每個(gè)從模塊（Slave）之間需要保持相互的獨(dú)立性，不能存在過多的信號(hào)交互，尤其不能出現(xiàn)時(shí)鐘信號(hào)的交互[9]。

通過將這些分割開的部分一一對(duì)應(yīng)到服務(wù)器上的各個(gè)處理器核上面并行工作，仿真時(shí)間可以得到不同程度的縮短。

1.1 "DLP技術(shù)的使用條件

DLP技術(shù)并不是適用于所有的設(shè)計(jì)類型，在使用DLP技術(shù)之前，必須首先判斷所驗(yàn)證的設(shè)計(jì)是否符合下述的使用準(zhǔn)則：

（1） 必須分割出至少兩個(gè)Slave;

（2） 每一個(gè)Slave所消耗的時(shí)間需要占整個(gè)仿真時(shí)間的10%以上;

（3） 所有Slave消耗時(shí)間的總和需要占整個(gè)仿真時(shí)間的50%以上;

（4） 保證驗(yàn)證環(huán)境所帶來的時(shí)間消耗盡可能小。

VCS提供了用于分析性能的Profile工具，該工具可以在仿真過程中生成設(shè)計(jì)中各個(gè)模塊所占用時(shí)間的報(bào)告，通過對(duì)報(bào)告的分析來決定是否可以使用DLP技術(shù)以及確定對(duì)設(shè)計(jì)進(jìn)行分割的方法[10]。

使用Profile工具的具體方法如下所示：

（1） 在VCS編譯選項(xiàng)中加入“?simprofile”選項(xiàng);

（2） 在VCS仿真選項(xiàng)中加入“?simprofile time”選項(xiàng)。

在仿真運(yùn)行結(jié)束后會(huì)在當(dāng)前目錄下自動(dòng)生成名為“profileReport.html”的報(bào)告，選擇基于模塊的視圖，就可以看到整個(gè)設(shè)計(jì)中各個(gè)模塊在仿真過程中所消耗的時(shí)間。

1.2 "DLP技術(shù)的使用方法

在確認(rèn)所驗(yàn)證的設(shè)計(jì)可以使用DLP技術(shù)后，VCS提供了兩種方法來對(duì)設(shè)計(jì)進(jìn)行分割，一種是自動(dòng)分割方法，另一種是手動(dòng)分割方法。這里推薦使用手動(dòng)分割的方法，因?yàn)轫?xiàng)目工程師更加了解自己當(dāng)前的設(shè)計(jì)，知道如何分割更加的合理，而工具提供的自動(dòng)分割方法可以作為參考。

1.2.1 "自動(dòng)分割方法

對(duì)于自動(dòng)分割方法的使用，只需在VCS編譯時(shí)加入“?parallel+autopart=N”的選項(xiàng)，其中，N是分割后Slave的個(gè)數(shù)。如果當(dāng)前設(shè)計(jì)適合使用DLP技術(shù)，那么VCS將會(huì)在當(dāng)前目錄下生成名為“autopart.cfg”的分割配置文件，而如果當(dāng)前設(shè)計(jì)并不適合使用多核技術(shù)，那么VCS將會(huì)生成名為“autopartFail.txt”的文件來說明分割失敗的原因。

1.2.2 "手動(dòng)分割方法

對(duì)于手動(dòng)分割方法的使用，只需在VCS編譯時(shí)加入“?parallel+design=part.cfg”的選項(xiàng)，其中，“part.cfg”是分割配置文件。該配置文件的具體語法規(guī)則如下：

partition {hierarchical_name（module_identifier），...} ;

其中：“partition”是關(guān)鍵詞，代表分割出的一個(gè)Slave;“hierarchical_name”是該Slave在整個(gè)設(shè)計(jì)中的層級(jí)路徑;“module_identifier”是該Slave對(duì)應(yīng)的模塊定義名字，該配置語句的個(gè)數(shù)也就是分割后Slave的個(gè)數(shù)。這里需要注意的是，可以將設(shè)計(jì)中的多個(gè)模塊分割在同一個(gè)Slave部分中，只需要在配置語句中以逗號(hào)隔開這些模塊即可。

2 "DLP多核技術(shù)的應(yīng)用

本文通過在實(shí)際項(xiàng)目使用DLP多核技術(shù)，成功地縮減了仿真時(shí)間，保證了整個(gè)項(xiàng)目的驗(yàn)證工作能夠高效順利地完成。

2.1 "項(xiàng)目介紹

本文所驗(yàn)證的設(shè)計(jì)屬于多核類型，主要是由6個(gè)Core電路和其他控制電路構(gòu)成，其系統(tǒng)框圖如圖 1所示。

該設(shè)計(jì)的數(shù)據(jù)流過程為：芯片通過SPI協(xié)議接收寄存器配置信息和工作任務(wù)，主控電路將這些任務(wù)分配給Core電路進(jìn)行計(jì)算，Core電路通過一系列的計(jì)算過程將最終結(jié)果反饋給主控電路。

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圖1 驗(yàn)證對(duì)象的系統(tǒng)框圖

通過對(duì)驗(yàn)證對(duì)象的典型應(yīng)用進(jìn)行仿真，并且使用Profile工具統(tǒng)計(jì)各個(gè)模塊在仿真過程所消耗的時(shí)間，可以得到如圖 2所示的結(jié)果。

從圖中可以看到，6個(gè)Core電路占用了絕大部分的仿真時(shí)間（79.70%），而每一個(gè)Core電路分別占用的仿真時(shí)間都在10%以上，符合DLP技術(shù)的使用條件。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201506＼現(xiàn)代電子技術(shù)15年38卷第6期＼Image＼29t2.tifgt;

圖2 驗(yàn)證對(duì)象典型應(yīng)用的時(shí)間消耗圖

2.2 "實(shí)驗(yàn)結(jié)果

為了更好地說明DLP技術(shù)對(duì)仿真速度的提升，本文選取了3個(gè)驗(yàn)證對(duì)象的典型應(yīng)用進(jìn)行實(shí)驗(yàn)，在每一種應(yīng)用下，分別進(jìn)行傳統(tǒng)的單核串行仿真和DLP多核并行仿真，并且采用如表 1所示的3種配置文件對(duì)驗(yàn)證對(duì)象進(jìn)行分割。

2.2.1 "工作量和工作時(shí)刻相同

在該場(chǎng)景中，6個(gè)Core電路擁有相同的工作量，并且開始工作的時(shí)刻也相同，這是該設(shè)計(jì)在實(shí)際應(yīng)用中最為常見的情況。通過仿真實(shí)驗(yàn)，得到了在不同配置條件下運(yùn)行所需要的時(shí)間，如表2所示。

表1 DLP技術(shù)的分割配置文件

表2 工作量和工作時(shí)刻相同的仿真運(yùn)行時(shí)間

從表2中可以看出，如果使用傳統(tǒng)的串行方法進(jìn)行仿真，CPU利用率為100%，即占用一個(gè)CPU核運(yùn)行仿真任務(wù)，需要5 471 s才能夠完成一次仿真。而當(dāng)使用DLP技術(shù)，將仿真對(duì)象分割為1個(gè)Master和2個(gè)Slave，CPU利用率將提高到300%，仿真只需要2 633 s即可完成，仿真速度提升了50%以上。同時(shí)，隨著Slave分割個(gè)數(shù)的增加，仿真速度的提升效果也會(huì)隨之增加。當(dāng)Slave個(gè)數(shù)為6時(shí)，仿真速度加快了80%以上，效果非常顯著。

2.2.2 "工作量不同

在該場(chǎng)景中只有前3個(gè)Core電路被分配有工作任務(wù)，而另外3個(gè)Core電路并不需要啟動(dòng)。這種情況得到的仿真結(jié)果如表 3所示。

表3 工作量不同的仿真運(yùn)行時(shí)間

從表3中可以看出，使用不同的分割配置文件，DLP技術(shù)可以為仿真速度帶來21%～66%不等的提升。與第一種應(yīng)用場(chǎng)景相比，此處的性能提升有所減少，這是因?yàn)橛幸话氲腃ore電路不需要工作，而將它們單獨(dú)分割出來放到某個(gè)CPU核運(yùn)行仿真并不會(huì)帶來很多速度上的優(yōu)化。

2.2.3 "工作時(shí)刻不同

在該場(chǎng)景中，6個(gè)Core電路擁有相同的工作量，但是每個(gè)Core電路開始工作的時(shí)刻不同，它們是順序地依次打開。這種情況得到的仿真結(jié)果如表 4所示。

表4 工作時(shí)刻不同的仿真運(yùn)行時(shí)間

從表4中可以看出，DLP技術(shù)在不同的分割配置文件情況下為仿真速度帶來最高67%的提升，可以為仿真工作節(jié)省不少的時(shí)間。由于每個(gè)Core電路開始工作的時(shí)刻存在一定的延遲，在整個(gè)仿真過程中的某一些時(shí)間段，并不是所有的Core電路都在并行的運(yùn)算，所以該場(chǎng)景性能提升的效果也略低于第一種情況下的數(shù)值。

3 "結(jié) "語

綜上所述，本文重點(diǎn)研究了VCS仿真工具所提供的DLP多核技術(shù)，包括其使用條件和使用方法。通過在實(shí)際項(xiàng)目中的應(yīng)用和分析，對(duì)于符合DLP技術(shù)使用條件的電路設(shè)計(jì)，該并行技術(shù)相較于傳統(tǒng)的單核串行仿真，可以大幅地縮減仿真運(yùn)行時(shí)間，有效地提高驗(yàn)證工作的效率。因此，多核技術(shù)必將成為SoC驗(yàn)證工作中的一個(gè)重要發(fā)展方向。

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