摘 "要： 為了滿足某型雷達(dá)系統(tǒng)性能檢測(cè)的要求，基于AD9910芯片設(shè)計(jì)了一種高分辨力、寬頻帶、快速頻率轉(zhuǎn)換的高性能雷達(dá)信號(hào)模擬器。系統(tǒng)采用分布式控制原理，上位機(jī)由嵌入式PC104工控機(jī)組成，下位機(jī)由FPGA對(duì)DDS進(jìn)行控制在12.5～16 GHz范圍內(nèi)輸出雷達(dá)回波信號(hào)。實(shí)驗(yàn)測(cè)試結(jié)果表明，該雷達(dá)信號(hào)模擬器輸出波形穩(wěn)定，各項(xiàng)設(shè)計(jì)指標(biāo)均達(dá)到系統(tǒng)設(shè)計(jì)要求。

關(guān)鍵詞： DDS; AD9910; 信號(hào)模擬器; FPGA

中圖分類號(hào)： TN911?34 " " " " " " " " " 文獻(xiàn)標(biāo)識(shí)碼： A " " " " " " " " " " " " " "文章編號(hào)： 1004?373X（2015）06?0041?03

Design and implementation of radar signal simulator based on AD9910

ZHAN Chao1， 2， CAI Xin?ju1， LIU Shuang?qing3

（1. Department of Electronic and Information Engineering， Naval Aeronautical and Astronautical University， Yantai 264001， China;

2. Unit 92515 of PLA， Huludao 125001， China; 3. Unit 91341 of PLA， Donggang 118300， China）

Abstract： In order to meet "performance test requirements of a certain radar system， a high resolution， wide frequency band， fast frequency conversion of high performance radar signal simulator based on the AD9910 chip was designed. The principle of division control is used for the system. The host computer is composed of the embedded PC104 IPC. The lower computer controlled by the FPGA on the DDS outputs radar echo signals in the range of 12.5～16 GHz. The experimental results show that the output waveform of the radar signal simulator is stable， and each design index can satisfy the design requirements of the system.

Keywords： DDS; AD9910; signal simulator; FPGA

0 "引 "言

雷達(dá)系統(tǒng)在生產(chǎn)和研制過程中，需要對(duì)雷達(dá)性能的各項(xiàng)指標(biāo)參數(shù)進(jìn)行調(diào)試，雷達(dá)信號(hào)模擬器可以模擬不同體制、不同頻率、不同脈沖寬度的雷達(dá)信號(hào)，而且參數(shù)調(diào)節(jié)靈活，可以方便地為雷達(dá)系統(tǒng)性能的驗(yàn)證提供可靠依據(jù)[1]。頻率源是雷達(dá)信號(hào)模擬器的心臟，當(dāng)前電子系統(tǒng)中的高性能信號(hào)源都是由頻率合成技術(shù)來實(shí)現(xiàn)的。DDS是一種從相位的概念出發(fā)，由不同相位對(duì)應(yīng)不同的電壓幅值，采用數(shù)字采樣技術(shù)進(jìn)行頻率合成的新方法。DDS將數(shù)字處理技術(shù)引入到信號(hào)的頻率合成領(lǐng)域之中，讓計(jì)算機(jī)參與到頻率合成，把輸出的數(shù)字信號(hào)通過數(shù)模轉(zhuǎn)換器轉(zhuǎn)變成為所需要的模擬信號(hào)。與傳統(tǒng)的的頻率合成方法相比，DDS輸出頻率的帶寬大，頻率的分辨力高，頻率轉(zhuǎn)換時(shí)間快，可以輸出任意形狀的波形，易于編程控制，便于與計(jì)算機(jī)進(jìn)行連接[2]。

利用DDS能合成各種復(fù)雜波形，通過對(duì)外部電路進(jìn)行控制就能對(duì)輸出波形的頻率、相位、幅度等進(jìn)行精確的。只需對(duì)DDS內(nèi)部某些參數(shù)進(jìn)行設(shè)置，就能輸出所需要的波形信號(hào)[3]。本文采用FPGA 技術(shù)與DDS 技術(shù)相結(jié)合的方法，通過FPGA對(duì)DDS進(jìn)行控制波形輸出，設(shè)計(jì)出一個(gè)頻段在12.5～16 GHz范圍內(nèi)，可穩(wěn)定輸出普通連續(xù)波、頻率捷變、線性調(diào)頻、脈沖多卜勒等雷達(dá)信號(hào)的信號(hào)模擬器。

1 "DDS工作原理

DDS主要由能夠產(chǎn)生標(biāo)準(zhǔn)頻率的參考頻率源、N位相位累加器、正弦波形存儲(chǔ)表（ROM）、數(shù)/模轉(zhuǎn)換器和低通濾波器五部分組成，如圖1所示。外部控制器送來的頻率控制字K送入頻率寄存器中進(jìn)行存儲(chǔ)，每來一個(gè)時(shí)鐘脈沖，N位加法器就將頻率寄存器輸出的頻率控制數(shù)據(jù)與N位累加寄存器輸出端反饋回來的相位數(shù)據(jù)相加，相加的結(jié)果再送入N位累加寄存器輸入端。頻率控制數(shù)據(jù)K決定了相位累加器的步進(jìn)大小，每一個(gè)時(shí)鐘的作用下，相位累加器中的數(shù)值就累加一個(gè)步長(zhǎng)K;在參考時(shí)鐘的重復(fù)作用下，加法器不斷地對(duì)頻率控制數(shù)據(jù)進(jìn)行線性相位累加，相位累加到滿量程時(shí)，就會(huì)產(chǎn)生一次溢出，這就是DDS的一個(gè)周期，因此相位的溢出頻率就是DDS的輸出頻率[4]。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201506＼現(xiàn)代電子技術(shù)15年38卷第6期＼Image＼06t1.tifgt;

圖1 DDS組成框圖

DDS輸出信號(hào)的頻率為：

[fo=K2Nfc]

DDS的最小輸出頻率，也為其頻率分辨力為：

[fomin=fc2N]

2 "雷達(dá)信號(hào)模擬器硬件設(shè)計(jì)方案

2.1 "系統(tǒng)總體結(jié)構(gòu)設(shè)計(jì)

系統(tǒng)采用高穩(wěn)定度的恒溫晶振產(chǎn)生100 MHz頻率作為參考輸入時(shí)鐘，分別用于鎖相環(huán)模塊的頻率參考信號(hào)和FPGA模塊的時(shí)序控制所需的時(shí)鐘。鎖相環(huán)模塊根據(jù)晶振產(chǎn)生的100 MHz信號(hào)進(jìn)行鎖相，環(huán)路穩(wěn)定后經(jīng)VOC產(chǎn)生1 GHz輸出信號(hào)，最后通過帶通濾波輸入AD9910中作為采樣時(shí)鐘。模塊的控制核心和時(shí)序電路由DSP（TMS320C2812）和FPGA（XC3S500E）實(shí)現(xiàn)，該模塊在晶振100 MHz的時(shí)鐘信號(hào)觸發(fā)下，根據(jù)時(shí)序與邏輯控制信號(hào)，將上位機(jī)通過上位機(jī)接口送來的控制命令和數(shù)據(jù)，通過DDS控制接口模塊分別轉(zhuǎn)換送至AD9910芯片，根據(jù)系統(tǒng)要求控制DDS芯片產(chǎn)生需要的線性調(diào)頻信號(hào)、脈沖多普勒頻移信號(hào)、頻率捷變信號(hào)等雷達(dá)基帶信號(hào)。其系統(tǒng)總體組成如圖2所示。AD9910產(chǎn)生的基帶信號(hào)在射頻信號(hào)模塊中進(jìn)行混頻合成后，與不同波段的本振信號(hào)進(jìn)行上變頻可以產(chǎn)生不同波段的雷達(dá)信號(hào)。毫米波信號(hào)模塊結(jié)構(gòu)如圖3所示。

2.2 "AD9910簡(jiǎn)介

DDS芯片采用Analog公司的AD9910，它集成了14 b數(shù)模轉(zhuǎn)換器（DAC），并且支持高達(dá)1 GSPS的采樣速率。AD9910采用ADI公司的高級(jí)DDS專利技術(shù)，這種技術(shù)可顯著地降低功耗而無(wú)需犧牲性能。其DDS與DAC組合形成了數(shù)字可編程、高頻模擬輸出頻率合成器，能夠產(chǎn)生頻率高達(dá)400 MHz頻率靈活的正弦波形。用戶可以訪問三個(gè)用于控制DDS的信號(hào)控制參數(shù)：頻率、相位和幅度。AD9910使用32 b累加器提供快速調(diào)頻和頻率調(diào)節(jié)分辨率。其采樣率為1 GSPS，調(diào)節(jié)分辨率為0.23 Hz。AD9910支持快速的頻率掃描、相位和幅度切換，可以方便地實(shí)現(xiàn)線性調(diào)頻、相位編碼信號(hào)的合成[5]。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201506＼現(xiàn)代電子技術(shù)15年38卷第6期＼Image＼06t2.tifgt;

圖2 系統(tǒng)總體組成框圖

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201506＼現(xiàn)代電子技術(shù)15年38卷第6期＼Image＼06t3.tifgt;

圖3 射頻信號(hào)模塊組構(gòu)圖

AD9910內(nèi)部集成1 024 Word[×]32 b的RAM存儲(chǔ)器，通過內(nèi)部復(fù)雜狀態(tài)機(jī)配合，RAM存儲(chǔ)器可以非常靈活的生成隨時(shí)間變化的任意波形。AD9910芯片的優(yōu)越性能，使其在雷達(dá)捷變頻本振頻率合成，雷達(dá)和掃描系統(tǒng)線形調(diào)頻源，極化調(diào)制器、雷達(dá)回波模擬等領(lǐng)域得到廣泛的應(yīng)用。

2.3 "線形調(diào)頻信號(hào)設(shè)計(jì)

AD9910中集成了全數(shù)字斜坡發(fā)生器，可以從編程設(shè)定的起點(diǎn)到終點(diǎn)掃描相位、頻率和幅度。將全數(shù)字斜坡發(fā)生器設(shè)置為頻率掃描，即可產(chǎn)生線性調(diào)頻輸出信號(hào)。數(shù)字斜坡發(fā)生器的掃描參數(shù)可以完全由編程確定，包括斜坡掃描上、下限，正/負(fù)斜率掃描步長(zhǎng)和掃描步進(jìn)時(shí)間間隔。數(shù)字斜坡發(fā)生器的內(nèi)核是參考時(shí)鐘為SYNCLK的32 b累加器，其頻率為：

[fSYNCLK=14fSYSCLK]

若DDS系統(tǒng)時(shí)鐘（即DAC采樣時(shí)鐘）為1 GHz，則數(shù)字斜坡發(fā)生器的內(nèi)核參考時(shí)鐘為4 ns，也就是說，數(shù)字斜坡發(fā)生器最短間隔4 ns就可以進(jìn)行一次掃描步進(jìn)，這對(duì)輸出線性調(diào)頻信號(hào)的線性度非常有利，即最小掃描步進(jìn)時(shí)間間隔為：

[Δt=4fSYSCLK]

實(shí)際工作時(shí)，掃描步進(jìn)時(shí)間間隔可以編程控制：

[Δt=4PfSYSCLK]

式中：[P]為保存在掃描步進(jìn)時(shí)間間隔寄存器內(nèi)數(shù)據(jù)。

掃描步長(zhǎng)[M]確定輸出信號(hào)頻率掃描步長(zhǎng)：

[ΔF=M232fSYSCLK]

輸出線性調(diào)頻信號(hào)的斜率為：

[K=ΔFΔt=M232?4P?fSYSCLK2]

斜坡累加器后有限值控制邏輯，可以強(qiáng)制設(shè)定數(shù)字斜坡累加器的輸出信號(hào)頻率的上界和下界，確保輸出信號(hào)在期望的頻率范圍內(nèi)線性掃描。掃描置上限后，可通過編程控制可以強(qiáng)制斜坡累加器清零，強(qiáng)制輸出信號(hào)頻率復(fù)位置下限頻率。

3 "測(cè)試結(jié)果

根據(jù)硬件設(shè)計(jì)方案，在完成雷達(dá)信號(hào)模擬器的硬件電路設(shè)計(jì)后，進(jìn)行了系統(tǒng)的調(diào)試。通過Aglient公司的頻譜儀E4447A進(jìn)行測(cè)試，測(cè)得系統(tǒng)的主要參數(shù)有：

輸出頻率范圍：12.5～16 GHz。

分辨力：100 kHz。

相位噪聲：≤-75 dBc/Hz@10 kHz。

頻率轉(zhuǎn)換時(shí)間： ≤10 ms。

測(cè)試結(jié)果表明，該模擬器輸出信號(hào)穩(wěn)定可靠，各項(xiàng)參數(shù)指標(biāo)均達(dá)到系統(tǒng)設(shè)計(jì)要求。圖4為在測(cè)試過程中，當(dāng)輸出的中心頻率為15 GHz時(shí)，利用示波器和頻譜儀觀察到的波形圖。

4 "結(jié) "語(yǔ)

本文介紹了一種基于AD9910的雷達(dá)信號(hào)模擬器的設(shè)計(jì)與實(shí)現(xiàn)方法，該方法具有良好的適應(yīng)性和可擴(kuò)展性，可以根據(jù)雷達(dá)工作體制和頻率范圍靈活調(diào)整信號(hào)參數(shù)，產(chǎn)生需要的雷達(dá)信號(hào)。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201506＼現(xiàn)代電子技術(shù)15年38卷第6期＼Image＼06t4.tifgt;

圖4 利用示波器和頻譜儀觀察到的波形圖

參考文獻(xiàn)

[1] 王新浪.雷達(dá)信號(hào)模擬器的設(shè)計(jì)與分析[J].電子元器件應(yīng)用，2012（3）：51?52.

[2] 高溪，高成.直接數(shù)字頻率合成器DDS及其分析[J].北京航空航天大學(xué)學(xué)報(bào)，2002（4）：35?37.

[3] 席安安，張春榮.DDS在復(fù)雜信號(hào)產(chǎn)生中的應(yīng)用研究[J].火控雷達(dá)技術(shù)，2005（3）：41?44.

[4] 承德寶.雷達(dá)原理[M].北京：國(guó)防工業(yè)出版社，2008.

[5] Analog Device Inc. AD9910 datasheet [R]. USA： Analog Device Inc， 2007.

[6] 牛耕，陳思宇，于繼翔.基于DDS技術(shù)的正弦交流信號(hào)源的設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2012，35（3）：52?56.

[7] 李輝祥，黃光明.DDS頻率合成器的方波重影現(xiàn)象研究[J].現(xiàn)代電子技術(shù)，2014，37（1）：135?136.