摘 要：金屬氧化物半導體（MOS）器件的縮放技術(shù)使集成電路芯片面臨著嚴重的靜電放電（ESD）威脅，而目前采用的ESD保護電路由于電流集邊效應等原因，普遍存在著抗靜電能力有限、占用較大芯片面積等問題。根據(jù)全芯片ESD防護機理，基于SMIC 0.18 μm工藝設計并實現(xiàn)了一種新型ESD保護電路，其具有結(jié)構(gòu)簡單、占用芯片面積小、抗ESD能力強等特點。對電路的測試結(jié)果表明，相對于相同尺寸柵極接地結(jié)構(gòu)ESD保護電路，新型ESD保護電路在降低35%芯片面積的同時，抗ESD擊穿電壓提升了32%，能夠有效保護芯片內(nèi)部電路免受ESD造成的損傷和降低ESD保護電路的成本。

關(guān)鍵詞： 靜電放電（ESD）保護； 柵極接地NMOS； 抗靜電； 電流集邊效應； 低成本

中圖分類號： TN43?34 文獻標識碼： A 文章編號： 1004?373X（2015）24?0128?04

Design of a new ESD protection circuit for CMOS device

SHEN Fang， CHEN Wei， HUANG Canying， CHEN Yan

（School of Science and Technology， Nanchang University， Nanchang 330029， China）

Abstract： The scaling technology of the metal oxide semiconductor （MOS） device makes the integrated circuit chips face with serious electrostatic discharge （ESD） threats， and the problems of limited anti?static electricity capacity and occupying large chip area exist in the current used ESD protection circuit because of current crowding effect. According to ESD protection mechanism of the whole chip， a new ESD protection circuit was designed and implemented based on SMIC 0.18 μm technology， which has simple structure， small chip occupation area and strong capacity of anti?static electricity. The test results of the circuit show that， in comparison with the ESD protection circuit with same size and gate?grounded structure， the new ESD protection circuit can reduce the chip area by 35% while the anti?ESD breakdown voltage is increased by 32%. The circuit can effectively protect the internal circuits in the chip from ESD damage and reduce the cost of ESD protection circuit.

Keywords： ESD protection； gate?grounded nMOS； anti?static electricity； current crowding effect； low cost

0 引 言

隨著集成電路制造工藝水平的迅猛發(fā)展，集成電路的集成度有了明顯的提高，促進集成電路朝著高速、低功耗、多功能方向發(fā)展[1]。芯片性能不斷提高的同時，也伴隨著金屬氧化物半導體（Metal Oxide Semiconductor，MOS）管柵極絕緣層的減薄，使得集成電路的抗過壓能力顯著降低[2]，典型CMOS集成電路的耐擊穿電壓[3]僅有80～100 V。而在集成電路的生產(chǎn)、運輸、使用過程中，不可避免的將遭受到來自人和周圍環(huán)境的靜電，這些靜電往往都在數(shù)千伏甚至上萬伏[4]。

靜電放電（Electrostatic Discharge，ESD）問題嚴重制約著集成電路芯片的可靠性，有數(shù)據(jù)表明，芯片失效中有三成以上是因ESD造成的[5]。因此，ESD保護電路的設計成為集成電路可靠性設計的重要內(nèi)容。

目前，ESD保護電路的實現(xiàn)主要是采用柵極接地NMOS（GG?NMOS）電路，通過柵極接地的NMOS管和可控硅實現(xiàn)，這種方法存在著電路面積大、抗靜電能力有限等問題[6]。

針對這些不足，本文基于ESD保護電路的工作原理設計了一款全新結(jié)構(gòu)的ESD保護電路，能夠在與GG?NMOS電路采用相同尺寸的MOS管的情況下明顯大幅提高芯片的抗ESD電壓。同時，新型ESD保護電路占用更小的芯片面積且由于靜態(tài)電流更小而具有更低的靜態(tài)功耗。

1 ESD保護電路的工作原理

一般情況下，CMOS芯片的輸入端為器件的柵極。當芯片遭受到來自人和周圍環(huán)境的靜電時，器件柵極氧化層將承受數(shù)千伏以上的電壓，并最終導致柵極氧化層的擊穿[7]。ESD保護電路，是在CMOS集成電路的輸入管腳附近為ESD放電提供電荷的泄放通道，從而保護輸入級MOS器件免除ESD高電壓的傷害[8]。

由于芯片的電源（Vdd）和地（Vss）管腳都有可能遭受到ESD放電的傷害，在設計保護電路的過程中需要在Vdd與管腳間和Vss與管腳間都要設計ESD保護電路。在設計ESD保護電路的過程中，除了要實現(xiàn)所需的防靜電功能外，還必須盡可能少的影響芯片內(nèi)部的電路功能。

在ESD保護電路中，最成熟的、運用最廣的當屬GG?NMOS電路，將MOS管的柵極、源級和襯底都接地，其結(jié)構(gòu)及寄生效應如圖1所示。

圖1 GG?nMOS結(jié)構(gòu)圖及其寄生效應

由于柵、源、襯底都與地處于同一電位，在正常情況下NMOS管一直處于關(guān)斷狀態(tài)。當來自外界的靜電放電為正向脈沖電流（IESD）時，這一靜電電壓將被施加在漏極，使得漏極電壓增大，引起漏極和襯底之間PN結(jié)反偏并產(chǎn)生雪崩擊穿，漏極大量的空穴向襯底流動，形成漏源電流Ids，導致襯底的電位上升。隨著襯底電位的不斷上升，襯底和源極間的電位差超過它們之間的PN結(jié)導通電壓。這時，襯底寄生NPN管導通，形成由漏極流向源級的ESD泄放電流Ic及流經(jīng)襯底（等效為電阻Rsub）的ESD泄放電流Isub，對應的漏極和襯底間電壓Vd大小為Vd1，流過漏極的電流為Id1，NMOS管開始工作在負微分區(qū)。此后，漏極和襯底間的電壓開始減小，并到達維持電壓Vh（對應的維持電流為Ih），寄生NPN管開始自偏置工作，ESD電流中相當一部分由NPN管提供，ESD產(chǎn)生的電流從襯底向源極流動，電流驅(qū)動能力比表面溝道導通時還要強，一直持續(xù)到NMOS管發(fā)生二次擊穿（此時對應的擊穿電壓為Vd2，擊穿電流為Id2）。圖2為整個ESD過程中GG?NMOS的漏極的I?V特性曲線[9?10]。

從圖2中可以看到，要想使ESD電路具有更強的抗靜電能力，需要設法降低開啟點并提高二次擊穿點的電壓。降低開啟電壓是為了使保護電路在電壓高到損壞內(nèi)部電路之前開始工作，避免內(nèi)部電路受到傷害；提高二次擊穿點電壓則是為了避免保護電路由于二次擊穿而失效。

圖2 GG?NMOS漏極ESD過程的I?V特性曲線

通常采用插指型晶體管結(jié)構(gòu)提高二次擊穿點電壓，這可以等效成多個單指晶體管并聯(lián)連接。在制造過程中，由于工藝偏差，單個管子的開啟電壓并不相同，并出現(xiàn)若干管子的開啟電壓比二次擊穿電壓還低，這就導致有的管子在其他管子開啟前就已經(jīng)發(fā)生了二次擊穿，使得保護電路的抗ESD能力大打折扣。多采用柵耦合的辦法來解決插指型GG?NMOS不同步開啟而降低抗ESD能力的問題，然而卻會增加芯片面積以及工藝復雜度（需要在GG?NMOS管的漏極附近制作耦合電容）。

2 ESD保護電路的設計

本文提出的新型ESD保護電路為如3所示，采用源極接柵結(jié)構(gòu)MOS管（SCGS），能夠在輸入管腳與Vdd和Vss之間都能形成保護回路，有效防止正負ESD電壓脈沖對芯片內(nèi)部電路的侵害。電路中NMOS和PMOS均采用采用回形結(jié)構(gòu)，能夠?qū)⒏鱾€電極的電流化整為零，從而有效抑制電流集邊效應，提升MOS管電流通過能力，減少峰值放電對內(nèi)部電路的傷害。此外，保護電路僅由一個NMOS管和一個PMOS管以及一個多晶硅電阻組成，具有簡單的結(jié)構(gòu)，僅需占用較少的芯片面積。

圖3 新型ESD保護電路結(jié)構(gòu)

當輸入為Vss，NMOS處于關(guān)斷狀態(tài)，沒有導電溝道形成；當輸入變?yōu)閂dd，導電溝道形成，然而漏源電壓為零，NMOS管仍然處于關(guān)斷狀態(tài)。當遭受到正向ESD脈沖時，漏源電壓Vds變成一個遠遠大于Vdd的正電壓，這時NMOS飽和導通，從而在Vdd與輸入端口間形成電荷的泄放回路。當Vds進一步變大，漏/襯底間PN結(jié)的勢壘區(qū)電場將隨之變強，并發(fā)生載流子的倍增效應，這樣流過該PN結(jié)的反向電流急劇增加，發(fā)生雪崩擊穿，從而導致NMOS的漏電流迅速變大。

此外，漏電流的增大將最終導致源?襯底PN結(jié)正偏，引起襯底中寄生的NPN管（見圖1）開始導通，這樣ESD電流將通過表面溝道和襯底寄生NPN管這兩條路徑同時進行泄放。同理，當芯片輸入為一個負向的ESD脈沖時，PMOS管導通使得電荷的泄放回路在Vss與輸入端之間形成。

在傳統(tǒng)的ESD保護電路設計中，為了降低保證保護電路對內(nèi)部電路延遲、功耗等性能的影響，限流用的多晶硅電阻通常設計為約1 200 Ω，對于新型ESD保護電路，由于采用SCGS結(jié)構(gòu)的MOS管，通過增大多晶硅電阻阻值，能夠顯著提升電路的抗ESD強度。

在新型ESD保護電路的設計過程中，需要重點設計MOS管漏極與襯底之間的PN結(jié)發(fā)生雪崩擊穿的位置（柵極與漏極的交疊區(qū)）。受到電流集邊效應的影響，流過柵極的電流主要集中在雪崩擊穿的位置，使得柵極這一區(qū)域的電流密度較大，而在這個位置周圍由于雪崩擊穿將會產(chǎn)生非常多的電子?空穴對，導致電流密度增加的非?？欤@兩者的綜合作用將會使得雪崩擊穿點處的電流密度非常大，成為整個保護電路抗靜電能力的關(guān)鍵位置。

3 測試結(jié)果與分析

為了驗證本文中設計的新型ESD保護電路的性能，利用SMIC 0.18 μm CMOS工藝對電路進行了流片（見圖4），電路芯片面積僅為9 μm2，與制作的用于比較的相同尺寸的MOS管（溝道寬長比[WL]=40）的GG?NMOS電路芯片面積減小了5 μm2。

圖4 新型ESD保護電路

在測試新型ESD保護電路和GG?NMOS電路的抗ESD能力時，測試儀最大輸出電流9 A，當器件的漏電流增加到1.2 mA時發(fā)生二次擊穿，測試結(jié)果分別如圖5所示。對比（a）、（b）兩圖可以發(fā)現(xiàn)，新型ESD保護電路相對于GG?NMOS電路具有明顯低的開啟電壓（由13.9 V降為4.9 V），而二次擊穿電壓則比GG?NMOS電路增加了93%，抗ESD能力明顯增強；新型保護電路的開啟電壓遠小于二次擊穿電壓，這能夠保證ESD保護電路自身能夠安全的工作。

從圖5中還可以看到，新型ESD電路由于具有兩條回路同時對靜電電荷進行泄放，相同電壓時能夠具有更大的電流。由于新型ESD保護電路具有兩條泄放回路且主要由溝道泄放，故其負微分區(qū)相對于GG?NMOS電路來說并不明顯。

圖5 測試結(jié)果比較

針對兩個電路利用Zapmaster MK2靜電測試儀進行了抗靜電電壓測試，測試電壓由1 500～5 500 V變化，結(jié)果如表1所示。

文中提出的新型保護電路相對于傳統(tǒng)的GG?NMOS結(jié)構(gòu)ESD保護電路，擊穿電壓由3.7 kV增加到5.45 kV（輸入端）和5.5 kV（輸出端），抗ESD電壓能力得到了明顯地提高。

表1 抗擊穿電壓能力比較

4 結(jié) 語

文中基于芯片ESD保護的工作機理，設計了一種新型的ESD保護電路，并進行了成功流片。測試結(jié)果表明，與目前廣泛運用的GG?NMOS ESD保護電路相比，能夠具有更強的抗ESD能力，同時占用的芯片面積能夠明顯減小，可以為芯片提供更好的ESD保護。

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