摘 "要： 基于電源傳輸完整性PDN理論原理，闡述了一種硬件電路的精細化設(shè)計流程。區(qū)別于通用電路設(shè)計方法，PDN設(shè)計流程通過建立優(yōu)選器件表、電源評估、構(gòu)建平面電容、電源仿真等設(shè)計步驟，構(gòu)建電源頻率阻抗仿真曲線，能極大提高硬件電路的集成度，有效降低冗余器件的種類數(shù)和總數(shù)。專業(yè)測試人員經(jīng)過電源完整性測試證明，通過PDN設(shè)計的硬件電路可以有效抑制電源紋波、噪聲等電氣性能參數(shù)，降低了設(shè)計單板上30%的阻容器件，產(chǎn)品性能完全滿足電信級服務(wù)器的硬件要求。

關(guān)鍵詞： 電源傳輸完整性; 優(yōu)選器件; 電源評估; 平面電容; 電源仿真

中圖分類號： TN710?34 " " " " " " " " " 文獻標識碼： A " " " " " " " " " " " " " "文章編號： 1004?373X（2015）02?0132?05

Design process of hardware circuit based on PDN theory

REN Bing?yu

（GRG Banking Equipment Co.， Ltd.， Guangzhou 510663， China）

Abstract： Based on the power delivery network （PDN） theory， the detailed design process of hardware circuit is described. Difference from general circuit design method， PDN design process can greatly improve the hardware integration and effectively reduce the total number of components by establishment of preferred component list， power evaluation， plane capacitor construction， power supply simulation and construction of power frequency impedance simulation curves. The power supply integration test executed by professional tester proves that the hardware circuit designed by PDN can effectively limit the ripple， noise and other electric performance parameters， and resistor and capacitor on one board can be decreased by 30%. The products can fully meet hardware requirements of telecom servers.

Keyword： PDN; PPL; power supply evaluation; plane capacitor; power supply simulation

0 "引 "言

21世紀以來，隨著科技地不斷發(fā)展，電子產(chǎn)品在功能、性能等方面得到了長足的發(fā)展。伴隨而來的是電子產(chǎn)品系統(tǒng)復(fù)雜、加工工藝難度增大、產(chǎn)品成本提升、單板故障率上升等問題，直接影響消費者的正常使用和公司的信譽。

目前單板電源設(shè)計的流程通常是確定好主芯片及其他用電芯片的輸入輸出電壓/電流，按照分支派生的方式標示電源架構(gòu)，匯總出產(chǎn)品所需的總功耗，確定供電芯片的型號和性能參數(shù)就開始設(shè)計電路中的電源。為了降低設(shè)計風(fēng)險，設(shè)計人員通常采用電源芯片供應(yīng)商推薦的參考電路來設(shè)計電源外圍電路，經(jīng)過簡單加工測試驗證無問題后即投放市場。這種電源設(shè)計方式看似沒有重大設(shè)計風(fēng)險，但實際上卻存在很多隱患，無法滿足精細化設(shè)計的要求，會造成極大的設(shè)計冗余，導(dǎo)致產(chǎn)品升級換代困難，加大分析電路故障原因的難度，降低了產(chǎn)品實際效率，提高了產(chǎn)品的開發(fā)、生產(chǎn)和售后維護成本。本文從科學(xué)設(shè)計電路的角度出發(fā)，引導(dǎo)硬件工程師在充分理解單板芯片的實際電源需求后，通過正確評估電源需求、理清優(yōu)選阻容器件、優(yōu)化平面電容和層疊電容等設(shè)計方法，設(shè)計出高品質(zhì)、高集成度的優(yōu)秀電子產(chǎn)品。

1 "優(yōu)選阻容器件

在單板開發(fā)設(shè)計過程中，硬件工程師使用最多的器件就是電容和電阻，電阻主要有限流、分壓、調(diào)節(jié)芯片驅(qū)動、限定電平輸入輸出、調(diào)整負載等作用;電容通常應(yīng)用于隔直、耦合、濾波、穩(wěn)壓、諧振等設(shè)計。阻容的器件原理和應(yīng)用范圍很明確，但為了縮短產(chǎn)品的交付進度，設(shè)計人員通常在電源設(shè)計上采取粗放型理念，對阻容器件的選擇缺少必要的科學(xué)管控。為保證無開發(fā)風(fēng)險，設(shè)計人員大多直接應(yīng)用芯片器件手冊上推薦的外圍環(huán)路設(shè)計，增加了芯片間冗余設(shè)計。這種不規(guī)范選取阻容器件的現(xiàn)象會導(dǎo)致板上阻容器件的種類數(shù)、器件總數(shù)被人為增加，提高了制造、倉儲、維修等生產(chǎn)部門的運營難度，同時冗余設(shè)計會引起電路設(shè)計的不穩(wěn)定性和不確定性，引入噪聲、諧振、串?dāng)_、功耗上升等問題。故此，需要設(shè)計人員在設(shè)計前就必須徹底理清整個單板的系統(tǒng)架構(gòu)，明確阻容器件的功能，通過電路仿真和實際測試結(jié)果來指導(dǎo)正確的硬件電路設(shè)計，否則無法正確完成產(chǎn)品開發(fā)設(shè)計[1]。

為保證電源穩(wěn)定性，在設(shè)計芯片外圍環(huán)路的時候都會給留有一定的余量，設(shè)計的余量與功耗評估、器件精度、電源仿真都存在關(guān)系。實際應(yīng)用的阻容器件與標稱的理論值存在一定偏差，阻容器件標稱值與實際值的偏差稱為誤差，器件允許的偏差范圍稱為精度。電容精度等級與允許誤差對應(yīng)關(guān)系通常為：超穩(wěn)定級（I類）的介質(zhì)材料為NPO，精度通常為1%;穩(wěn)定級（Ⅱ類）的介質(zhì)材料為X7R，精度通常為5%;能用級（Ⅲ類）的介質(zhì)材料Y5V，精度較低，不建議使用。在考慮通流和功耗的前提下，目前電阻精度主要是1%及5%兩種。

在實際設(shè)計過程中，建議設(shè)計人員選擇精度高（1%）的阻容器件。使用高精度的阻容器件可以準確控制硬件電路的功耗、電流、頻率、紋波、噪聲等電氣特性，有效控制單板穩(wěn)定性。為了降低單板阻容器件的種類數(shù)，應(yīng)該參照以下規(guī)則：電阻按照E12原則（10、12 、15 、18、 22 、27 、33 、39 、47 、56、 68、 82作為基數(shù)）來選擇器件，電容按照E3原則（10、22、47作為基數(shù)）來選擇器件。這些是設(shè)計中經(jīng)常用到的阻容值，以上述阻容值作為基數(shù)可以滿足電路設(shè)計中90%的阻容需求。如果芯片要求特殊阻容值，可以通過串并聯(lián)的方式實現(xiàn)所需阻容值，可以有效地控制環(huán)路的阻抗匹配、驅(qū)動調(diào)節(jié)、紋波控制等電氣特性。

選用高精度阻容阻容器件，建立優(yōu)選阻容器件表PPL，就可以在保證所有單板開發(fā)質(zhì)量的前提下，最大程度約束器件選擇的種類數(shù)，實現(xiàn)器件編碼的歸一化，提高單板阻容器件的簡潔度。

2 "電源評估

設(shè)計人員選用一個芯片，需要明確芯片最大的應(yīng)用能力，即芯片管腳最大工作電流和目標工作頻率，理清芯片最大動態(tài)電流和設(shè)計所需的負載頻率范圍，約束trace走線分布來指導(dǎo)power rail的設(shè)計并選取適合的電容。控制電源穩(wěn)定性最重要的兩個環(huán)節(jié)就是阻抗匹配和頻率響應(yīng)，設(shè)計電路的時候會仿真出一個最優(yōu)通路的理想電路模型。理想電路要求在電路頻率變化范圍中走線鏈路阻抗是固定的，設(shè)計出的實際電路也要滿足這個特性，要求設(shè)計出的阻抗頻率特性曲線與理想電路阻抗頻率曲線接近，甚至一致。

以某網(wǎng)卡芯片為例，通過查詢器件手冊得出芯片在不同工作狀態(tài)下的最大電流如下。

表1 某網(wǎng)卡芯片工作狀態(tài)功耗表

通過表1知道網(wǎng)卡工作在1 000 Mb/s傳輸速率，從Active狀態(tài)到Idle狀態(tài)時候會產(chǎn)生最大的功耗變化，網(wǎng)卡實際工作中最大的電流變化是從Active狀態(tài)向Idle 狀態(tài)切換過程中發(fā)生的。網(wǎng)卡在這兩個狀態(tài)之前切換時候產(chǎn)生最大數(shù)據(jù)量變動，過大的數(shù)據(jù)量變化會產(chǎn)生額外的工作損耗。從芯片手冊上可以得知Active狀態(tài)到Idle狀態(tài)的工作電流變化為570 mA，由此可以計算得出網(wǎng)卡在1 000 Mb/s link狀態(tài)下從Active轉(zhuǎn)向Idle時的Transient Current百分比，即動態(tài)電流變化率[Istep]為570 mA。由表1可以看出，該網(wǎng)卡芯片在不同工作狀態(tài)下的功耗是不同的，相同電平下的工作電流不同。這是由于芯片高速信號傳輸引起傳輸線及傳輸介質(zhì)產(chǎn)生阻尼效應(yīng)，內(nèi)部工作頻率提升導(dǎo)致芯片管腳輸出功耗上升。信號傳輸是通過數(shù)據(jù)線中電平高低變化來實現(xiàn)的，不同電氣接口對于高低電平的閾值也是有嚴格要求的，為保證信號能夠在準確的數(shù)值下傳輸，需要確保芯片管腳上的信號在相同或不同的工作狀態(tài)下都能有穩(wěn)定的電平輸出。這就需要我們充分理解芯片的工作原理及產(chǎn)生功耗的原理后，提供最優(yōu)的外圍電路來保證整個環(huán)路的穩(wěn)定性[5]。

特征阻抗[Ztarget]可以通過以下公式得到：

[Ztarget=ΔVΔI=Vmax?ΔVrippleImax?ΔItransient] （1）

式中[ΔVripple]為電壓紋波要求，通常為1%～3%，[ΔItransient]為電流有效傳輸效率，根據(jù)電源不同的設(shè)計方式和信號工作頻率，可以選擇10%～90%作為電流傳輸效率。

芯片都是在不同狀態(tài)之間進行工作的，管腳不可能一直保持工作在100%的工作狀態(tài)，這就導(dǎo)致實際輸出的電流不會一直處于峰值電流，而是最大值的一部分。對于對工作狀態(tài)沒有約束且工作頻率超過100 MHz的芯片，對電流傳輸效率Transient Current百分比可以選擇最大的90%。芯片的最大工作電流可以通過查找器件手冊得到，里面詳細介紹芯片所有的工作狀態(tài)及對應(yīng)的工作電流，得出芯片在不同狀態(tài)下的最大功耗。在此基礎(chǔ)上，聯(lián)系芯片實際工作中可能出現(xiàn)的狀態(tài)變遷方式，計算出最大的動態(tài)電流變化率，即電流有效傳輸效率[ΔItransient]。

通過查看器件手冊得到芯片管腳的工作頻率作為目標頻率[Ftarget]，超過[Ftarget]范圍的信號都不必要處理。這是因為受到阻抗特性約束，這部分超出[Ftarget]的信號是無效的，故此不會產(chǎn)生損耗。芯片的目標頻率通常在器件手冊中沒有涉及，可以直接向供應(yīng)商詢問。如果廠商無法給出芯片的目標頻率可以憑借經(jīng)驗來推測：首先明確芯片消耗電源的模塊類型，通過模塊類型對比給出不同模塊的典型頻率，在結(jié)合芯片實際工作情況，找出所需要的目標頻率[Ftarget]。

通常以I/O電源80 MHz，core電源50 MHz作為標準基準頻率。將[Ftarget]帶入計算表格，得出所有需要分析的對象和仿真波形，完成電源評估工作。

3 "平面電容

經(jīng)過實際測試，發(fā)現(xiàn)每個芯片的I/O管腳都無法按照理論模型構(gòu)建硬件電路，即直接通過芯片管腳與PCB板上銅箔pad相連接，不會產(chǎn)生任何額外的電氣特性。如圖1所示，在芯片I/O管腳與PCB相連的地方都會產(chǎn)生寄生電容，當(dāng)I/O管腳輸出高電平時，相連部分上的寄生電容開始放電，如果管腳周圍沒有補償電容給管腳寄生電容及時充電，該I/O管腳上電平就會出現(xiàn)跌落。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201502＼Image＼17t1.tifgt;

圖1 芯片I/O管腳實際等效示意圖

芯片廠商通常會在實際封裝中添加一部分[Cpkg]用于給寄生電容充電，但是由于容值過小，充電效果并不理想。芯片外部放置的鉭電容存在走線過長、層疊干擾及寄生電感的原因，更是難以給芯片I/O管腳上的寄生電容及時充電，所以我們要利用PCB來構(gòu)建出如圖2所示的等效平面電容[Cpcb]。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201502＼Image＼17t2.tifgt;

圖2 理想PCB平面電容示意圖

平面電容是利用PCB疊層的電源層和地層之間構(gòu)造的電容效用而形成的。這種平面電容的容值通常比較?。╬F級），可以用于濾除高速信號產(chǎn)生的高頻噪聲，同時由于離芯片管腳最近，可以最迅速有效地為芯片管腳上的寄生電容充電。在芯片周圍擺放濾波電容不能有效濾除高頻噪聲的原因就在于即使容值很小的濾波電容也只能濾除100 MHz以下的噪聲，而對于超過200 MHz的噪聲就不能有效濾除。以10 nF電容為例，按照電容阻抗特征曲線所示，只能有效濾除50 MHz左右的噪聲。如果再放置pF級的電容會顯得冗余，且電容本身的ESR和ESL會引入高頻諧振的問題。

綜合考慮，建議可以利用平面電容來對管腳寄生電容完成充電和高頻濾波[2]。電容頻率阻抗曲線如圖3所示。

3.1 "估算平面電容值

平面電容值需要依據(jù)芯片管腳和對應(yīng)傳輸線上的寄生電容值來完成評估。通過芯片I/O管腳的寄生電容[Cio]以及芯片的I/O管腳數(shù)量得出芯片I/O管腳生成的總寄生電容大小。一般情況下，PCB微帶層每inch單端傳輸線（特征匹配阻抗為50 Ω）上的寄生電容為3.5 pF。以一組32位的傳輸線為例，傳輸線走線長度為6 inch，管腳寄生電容[Cio]為2 pF，可以推算出芯片管腳總寄生電容[Cswl]=（3.5 pF/inch×6 inch+2 pF）×32=736 pF。按照設(shè)計要求電源的紋波為2%，綜上條件就得到了所需要的平面電容[Cp]為36.8 nF。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201502＼Image＼17t3.tifgt;

圖3 電容頻率阻抗曲線圖

當(dāng)然，這里還提供了一種簡易評估平面電容的方法，即忽略管腳上的寄生電容。同樣以上述32位傳輸線為例，[Cswl]=3.5 pF/inch×6 inch×32=672 pF，電源紋波同樣要求為2%，得到平面電容為33.6 nF。這樣計算得到的[Cp]與理論值存在一定偏差，不是很準確，但管腳上的寄生電容可以通過芯片封裝上的[Cpkg]進行部分補償，可以滿足實際應(yīng)用的補充效果，故此不會產(chǎn)生很大的影響[3]。平面電容的布局由于需要考慮分層和跨層分布，實際上應(yīng)用的平面電容要比計算得到電容多。根據(jù)資料和實際測量，實際布局的平面電容[Ccomp]和理論的平面電容[Cp]二者的比例應(yīng)該是5～10倍之間，通常選用選取為8，即[Ccomp]=[Cp]×8。由此可以得到芯片實際需要補償平面電容值為[Ccomp]=36.8 nF×8=294.4 nF。

3.2 "構(gòu)建平面電容

按照上面介紹的方法，通過計算得出芯片管腳需要補償?shù)碾娙葜担乱徊骄鸵_認如何構(gòu)建平面電容。PCB是由銅皮和綠油組成，PCB板上所有的電源和信號都需要通過銅皮完成布局和傳輸，故此確認并合理地分布銅皮就能決定如何構(gòu)建最適宜的平面電容。

如式（1）所示，銅皮的估算方式可以按照業(yè)界通用的公式：

[CPCB=E×Er×L×WT] （2）

式中：E=0.224 9×[10-12] F/inch，[Er]=3.8～4.2 （FR406材質(zhì)PCB吸收），L為走線長（inch），W為線寬（inch），T為銅厚。

在設(shè)計初期就已經(jīng)確定了PCB的層疊間距、材質(zhì)、走線距離、線寬和銅皮厚度等參數(shù)，可以根據(jù)式（2）評估出實際設(shè)計需要銅皮數(shù)量，由此構(gòu)建PCB銅皮布局，即構(gòu)建平面電容。構(gòu)建PCB平面電容需要經(jīng)過電路原理仿真、PCB信號仿真和電源仿真評測后方可落實。電源層和地層必須有效區(qū)分，原則上相同電平值的模擬和數(shù)字電源也需要單獨隔離，數(shù)字地和模擬地也需要隔離開。處理高速信號時，需要注意信號參考的電源平面或地平面布局需要盡量精簡，電源層平面和地層平面盡可能的靠近并對稱均勻布局，形成近似差分耦合電容的布局。這是由于提供給高速信號做參考層的電源平面和地平面在實際應(yīng)用的時候會附生一個很小的寄生阻抗（大致20 mΩ），為保證電平穩(wěn)定，通過這種緊急對稱布局來有效抵消寄生阻抗引起的電平跌落，而且可以有效抵消一部分電源紋波和噪聲的干擾[4]。

3.3 "應(yīng)用實例

以一片單板為例，首先確定單板上工作時鐘頻率在100 MHz以上的單端信號，以表格的形式列對應(yīng)的芯片器件名稱、接口類型、工作頻率以及器件個數(shù)，再列出接口的個數(shù)、單個接口的負載電容以及接口工作電壓，按照列出的信息，參照本文提供式（1）計算出該關(guān)鍵I/O管腳需要補償?shù)碾娙葜?，?gòu)建平面電容。以Intel 82599網(wǎng)卡芯片為例，通過查閱廠家技術(shù)手冊列出信號對應(yīng)的電源網(wǎng)表名、電壓、紋波等信息，繪制出表2，用于指導(dǎo)下一步設(shè)計。

表2 某單板的管腳信息表

通過查看芯片手冊，得知芯片內(nèi)部時鐘主頻為100 MHz，可以倍頻至2.5 GHz，即[Ftarget]為2.5 GHz。管腳最大電流為3.5 A，應(yīng)用VCCP的管腳都為高速信號，需要使用high speed模型分析：電壓紋波要求1%，電流傳輸效率90%。

通過公式（1）所需要的平面電容值為[Cp=（3.5 "pF/inch×15 "inch+2 "pF）×321%=174.4 "nF]，即可規(guī)劃出平面補償電容。通過式（2）得到，[Ztarget=1.1×1%3.5×90%=3.492 "mΩ]。再使用文中介紹的電源評估方式，繪制出如圖4所示的[Ftarget]與[Ztarget]曲線，依靠曲線協(xié)助評估出所需要的最優(yōu)環(huán)路。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201502＼Image＼17t4.tifgt;

圖4 [Ftarget]與[Ztarget]仿真曲線

經(jīng)過電源評估、構(gòu)建平面電容和頻率阻抗特征曲線后，可以設(shè)計符合芯片管腳電氣需求的最優(yōu)外圍電路。如圖5所示，通過泰克示波器TDS3012B量測信號噪聲發(fā)現(xiàn)，采用PDN設(shè)計理念優(yōu)化的電路可以有效抑制噪聲。

lt;E：＼王芳＼現(xiàn)代電子技術(shù)201502＼Image＼17t5.tifgt;

圖5 PDN設(shè)計前后電路噪聲測試結(jié)果

4 "結(jié) "語

本文通過原理分析和實例講解來介紹一種基于PDN原理設(shè)計硬件電路的方法。PDN可以有效指導(dǎo)硬件工程師在充分掌握芯片實際工作狀態(tài)信息后，精確地設(shè)計電路、優(yōu)化阻容選型，提升電路開發(fā)效率，解決冗余設(shè)計造成的干擾問題，提高單板簡潔度，提升產(chǎn)品品質(zhì)。同時，通過PDN原理來指導(dǎo)硬件電路設(shè)計的方法，已被愛立信、華為等電信業(yè)公司廣泛接受、應(yīng)用和推廣。

根據(jù)本人實際開發(fā)工作驗證，通過PDN原理設(shè)計電路的方法非常科學(xué)，采用PDN原理設(shè)計24 000 pin密集度的服務(wù)器單板，可以有效降低阻容器件種類數(shù)和總數(shù)各30%，降低原材料、加工成本和工藝制程成本12.5 RMB/pcs，提升生產(chǎn)直通率0.5%，改動前后的效果十分明顯。

本文在以下方面有所創(chuàng)新：

（1） 提出PDN設(shè)計理念，規(guī)范電路設(shè)計流程，能有效指導(dǎo)硬件工程師充分理解芯片的技術(shù)規(guī)格，設(shè)計出最優(yōu)外圍電路;

（2） 建立優(yōu)選器件表，規(guī)范阻容器件種類數(shù)和總數(shù)，提升產(chǎn)品質(zhì)量和管控水平;

（3） 構(gòu)建平面電容，繪制頻率阻抗曲線，指導(dǎo)硬件工程師設(shè)計理想硬件電路。

參考文獻

[1] 王殿超，鄭學(xué)仁.電路設(shè)計中元器件的使用可靠性[J].電子產(chǎn)品可靠性與環(huán)境試驗，2007，25（5）：8?11.

[2] 劉麗娟，楊兵初，倪蘭，等.PDN電源地平面去耦電容網(wǎng)絡(luò)設(shè)計[J].中南大學(xué)學(xué)報：自然科學(xué)版，2013（10）：4088?4094.

[3] 林文彥.阻抗規(guī)格對電路板設(shè)計、制造之影響[EB/OL]. [2010?09?02].http：//wenku.baidu.com/link？url=Rhyy3dKz_BPN14MggknesIEG4zyV4e8lhRxttj?6jDkPdqeVZ0vDe73umxNWWiZwZNt

De5i7DJhEGyvRbqwdj6HQqKr6TOivCZt4hPxvBQu.

[4] 顧艷麗，熊繼軍，焦新泉.長線傳輸?shù)淖杩蛊ヅ湓O(shè)計[J].國外電子元器件，2008（10）：8?9.

[5] 劉學(xué)觀，江盼盼，郭艷萍，等.高速數(shù)字信號在PCB中的傳輸特性分析[J].電波科學(xué)學(xué)報，2009（3）：498?500.

[6] 王丹，閆利超.高速DSP系統(tǒng)的電路板級電磁兼容性設(shè)計[J].現(xiàn)代電子技術(shù)，2010，33（14）：1?3.