摘 要： 選取模/數(shù)轉(zhuǎn)換器ADS6424設(shè)計(jì)并實(shí)現(xiàn)了一套數(shù)據(jù)采集平臺(tái)。介紹了該平臺(tái)的組成和功能，詳細(xì)介紹了其核心器件ADS6424的功能、使用方法、電路設(shè)計(jì)及設(shè)置參數(shù)程序，給出了平臺(tái)的測(cè)試結(jié)果。該數(shù)據(jù)采集平臺(tái)對(duì)多路輸入數(shù)據(jù)采集硬件設(shè)計(jì)具有重要的工程實(shí)踐價(jià)值。

關(guān)鍵詞： 數(shù)據(jù)采集平臺(tái)； LVDS； ADS6424； 模擬信號(hào)

中圖分類號(hào)： TN851.6?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）03?0103?05

Design of a multichannel all?purpose data acquisition platform

JIA Chang?hui， CHEN Shao?hua， LI Chun?bo， GUO Ming

（Beijing Institute of Telemetry Technology， Beijing 100076， China）

Abstract： A data acquisition platform based on AD converter ADS6424 was designed and implemented. The composition and functions of the platform are introduced. The function， application method， circuit design and parameter setting procedure of its core device ADS6424 are described in detail. The test result of the platform is given. This data acquisition platform has important practical engineering value for multi?input data acquisition hardware design.

Keywords： data acquisition platform； LVDS； ADS6424； simulation signal

0 引 言

本文設(shè)計(jì)的數(shù)據(jù)采集平臺(tái)以ADS6424為核心，支持四路數(shù)據(jù)同步采集，適用于多路模擬中頻數(shù)據(jù)的采集處理。模/數(shù)轉(zhuǎn)換器ADS6424是TI公司設(shè)計(jì)并生產(chǎn)的四通道、12位、最高采樣速率105 MS/s的高速模/數(shù)轉(zhuǎn)換器[1]。輸出為串行LVDS（Low?Voltage Differential Signaling，低電壓差分信號(hào)）數(shù)據(jù)接口，能夠顯著減少數(shù)據(jù)接口線數(shù)量。器件包含3.5 dB步進(jìn)粗增益控制，以及1～6 dB步進(jìn)范圍增益控制，這將有助于提高其動(dòng)態(tài)性能。

1 平臺(tái)硬件設(shè)計(jì)

硬件平臺(tái)主要由模/數(shù)轉(zhuǎn)換器ADS6424、FPGA、中央處理器DSP及電源、晶振、FLASH及存儲(chǔ)ROM組成，其組成結(jié)構(gòu)如圖1所示。

FPGA是整個(gè)硬件平臺(tái)的數(shù)據(jù)測(cè)量和處理單元，模/數(shù)轉(zhuǎn)換器ADS6424采集的中頻原始數(shù)據(jù)經(jīng)過FPGA串并轉(zhuǎn)換、數(shù)據(jù)同步、濾波和變頻之后送給中央處理器DSP，中央處理器DSP主要完成對(duì)采集數(shù)據(jù)的相關(guān)計(jì)算處理[2]，DSP將數(shù)據(jù)保存到ROM并將數(shù)據(jù)送給上位機(jī)。

模/數(shù)轉(zhuǎn)換器ADS6424作為本數(shù)據(jù)采集平臺(tái)的核心部分，其設(shè)計(jì)的好壞直接影響數(shù)據(jù)采集平臺(tái)的性能。下面將對(duì)其詳細(xì)介紹。

2 模/數(shù)轉(zhuǎn)換電路設(shè)計(jì)

2.1 ADS6424參數(shù)和功能

模/數(shù)轉(zhuǎn)換器ADS6424為64管腳QFN封裝形式，是TI公司專門為高度集成數(shù)字處理系統(tǒng)研制的芯片。ADS6424內(nèi)部主要由采樣保持、并串轉(zhuǎn)換編碼、配置接口、參考電壓設(shè)置、PLL等組成。內(nèi)部時(shí)鐘PLL可將采樣參考時(shí)鐘轉(zhuǎn)換為位時(shí)鐘，用于將12位數(shù)據(jù)并串行轉(zhuǎn)換。芯片提供數(shù)據(jù)幀時(shí)鐘和位時(shí)鐘LVDS差分輸出，用于后續(xù)數(shù)據(jù)串并轉(zhuǎn)換，輸出位時(shí)鐘上升沿保持在數(shù)據(jù)變化的中間位置。

ADS6424模擬和數(shù)字部分采用3.3 V供電；最高采樣速率為105 MS/s；內(nèi)部參考和外部參考可選，參考不需外部退耦；支持多種電平時(shí)鐘輸入；數(shù)據(jù)LVDS串行輸出，帶有內(nèi)部端接電阻選項(xiàng)；LVDS輸出界面為一線或雙線可選，雙線即每一路A/D采樣數(shù)據(jù)被兩組串行LVDS差分線傳輸，這與用一組LVDS差分線相比可將數(shù)據(jù)速率降低一倍，使總的傳輸速率小于1 Gb/s，提高了數(shù)據(jù)傳輸可靠性，便于后端接收。同時(shí)也兼容傳統(tǒng)的一線制，能夠在低采樣率下應(yīng)用，按位輸出或按字節(jié)輸出可選。

2.2 電路設(shè)計(jì)

數(shù)據(jù)采集平臺(tái)由SMA射頻插座輸入單端模擬信號(hào)，通過變壓器將單端信號(hào)轉(zhuǎn)換為交流差分信號(hào)再送入芯片INX_P，INX_M輸入管腳。通過對(duì)不同類型變壓器配置、端接形式進(jìn)行測(cè)試，發(fā)現(xiàn)根據(jù)輸入信號(hào)帶寬選擇低成本的單一變壓器便能實(shí)現(xiàn)較高的模數(shù)轉(zhuǎn)換性能。單一變壓器模擬信號(hào)輸入連接原理圖如圖2所示。

模擬信號(hào)峰峰值支持2 V輸入，須帶有直流偏置，使用芯片自帶輸出的VCM偏置電壓（輸出電壓1.5 V）。芯片可用外部參考電壓，當(dāng)用外部參考時(shí)，VCM作為外部參考輸入管腳，范圍在1.45～1.55 V之間，這時(shí)模擬信號(hào)峰峰值[Vpp]按如下公式計(jì)算：

[Vpp=VVCM×1.33]

平臺(tái)采用低抖動(dòng)方波晶振作為采樣時(shí)鐘，并在時(shí)鐘路徑上增加帶通晶體濾波器降低時(shí)鐘抖動(dòng)。方波時(shí)鐘應(yīng)將芯片CLKM管腳通過0.1 μF電容接地，方波時(shí)鐘從CLKP管腳交流耦合輸入，時(shí)鐘參考電壓已通過內(nèi)部電阻連接到VCM上，所以可用交流耦合方式輸入時(shí)鐘而無需在外部增加參考電壓，連接如圖3所示，可采用非50%占空比的時(shí)鐘，經(jīng)過測(cè)試發(fā)現(xiàn)，采樣時(shí)鐘采用不同類型的時(shí)鐘對(duì)ADS6424的性能影響不大[3]。

本平臺(tái)LVDS差分?jǐn)?shù)據(jù)輸出采用兩線制，兩線制時(shí)鐘與數(shù)據(jù)相位關(guān)系如圖7所示，此時(shí)，幀時(shí)鐘速率等于采樣時(shí)鐘，位時(shí)鐘速率為幀時(shí)鐘的6倍。

芯片配置分并行配置和串行配置兩種模式，通過將RESET腳拉高選擇并行模式，拉低選擇串行模式。本平臺(tái)采用串行配置模式，通過SPI口（SCLK，SDATA，SEN三管腳）設(shè)置芯片內(nèi)部寄存器來決定其工作模式，將SPI口與DSP通用I/O連接實(shí)現(xiàn)對(duì)芯片的配置，芯片配置在初始化過程中完成。串行配置寄存器功能匯總?cè)绫?所示。配置數(shù)據(jù)每16位組成一個(gè)字在SCLK下降沿送入芯片，其中前5位為寄存器地址，后11位為數(shù)據(jù)。具體寄存器配置參數(shù)詳見軟件設(shè)計(jì)。設(shè)置LVDS輸出電流為3.5 mA、內(nèi)部端接100 Ω，能夠改善數(shù)據(jù)眼圖和信號(hào)完整性，數(shù)據(jù)高位先出，二進(jìn)制補(bǔ)碼格式。

LVDS串行數(shù)據(jù)送入FPGA后數(shù)字域無法直接應(yīng)用，需先用altlvds_rx完成LVDS串行數(shù)據(jù)的串并轉(zhuǎn)換。應(yīng)將ADS6424芯片提供的數(shù)據(jù)幀時(shí)鐘與數(shù)據(jù)同時(shí)送入FPGA作為串并轉(zhuǎn)換時(shí)鐘。

ADS6424提供了測(cè)試模式，通過SPI口設(shè)置測(cè)試數(shù)據(jù)，以便接收端測(cè)試模/數(shù)轉(zhuǎn)換器工作的正確性。測(cè)試圖形通過寄存器0X0A～0X0C設(shè)置?？蛇x測(cè)試數(shù)據(jù)如表2所示。

表2 測(cè)試數(shù)據(jù)格式

[數(shù)據(jù)格式＼描 述＼全0＼輸出邏輯低＼全1＼輸出邏輯高＼數(shù)據(jù)幀翻轉(zhuǎn)＼每個(gè)幀時(shí)鐘在101010101010和

010101010101間切換＼按用戶設(shè)置＼按照寄存器中用戶設(shè)置的格式輸出測(cè)試數(shù)據(jù)＼同步碼＼輸出同步數(shù)據(jù)＼碼翻轉(zhuǎn)＼位輸出101010101010或者010101010101＼]

2.3 布局布線

本平臺(tái)可同時(shí)處理4路模擬信號(hào)，采樣率最高可達(dá)105 MS/s。采用傳統(tǒng)并行A/D芯片硬件成本和印制板面積成倍增加。芯片ADS6424每片包含4路A/D采樣通道，集成度高，本平臺(tái)僅需1片A/D芯片即可實(shí)現(xiàn)，并且A/D芯片輸出為L(zhǎng)VDS串行輸出，大大提高了系統(tǒng)集成度。對(duì)于4路12位的采樣信號(hào)，若采用并行A/D傳輸，則至少需要2片雙路并行A/D，所需傳輸?shù)男盘?hào)為4×12根=48根，這增加了印制板布板難度[4]。本平臺(tái)優(yōu)勢(shì)在于采用LVDS串行傳輸技術(shù)，可在一組信號(hào)線上傳輸12 b的數(shù)據(jù)信號(hào)，這樣僅需要信號(hào)線數(shù)量為4×2根=8根，可節(jié)省信號(hào)線40根，優(yōu)勢(shì)明顯。串行平臺(tái)與傳統(tǒng)平臺(tái)比較優(yōu)點(diǎn)如表3所示。

表3 串行平臺(tái)比較優(yōu)點(diǎn)對(duì)照表

數(shù)據(jù)輸出LVDS差分對(duì)走線應(yīng)為100 Ω特征阻抗的傳輸線，需根據(jù)印制板板層結(jié)構(gòu)計(jì)算確定線寬和線間距，在PCB設(shè)計(jì)時(shí)應(yīng)控制位時(shí)鐘、幀時(shí)鐘和串行數(shù)據(jù)線間的傳輸延時(shí)，三者應(yīng)盡量走等長(zhǎng)線，以確保三者之間正確的相對(duì)關(guān)系。

為避免數(shù)字部分的干擾，應(yīng)將模擬地和數(shù)字地進(jìn)行分割，并在電源處采用低阻抗單點(diǎn)連接。印制板上數(shù)字信號(hào)布線應(yīng)避開器件模擬線路，有效避免對(duì)模擬信號(hào)的干擾。芯片內(nèi)部包含供電的退耦，因此減小了對(duì)外部退耦的要求，根據(jù)供電電源品質(zhì)確定退耦電容數(shù)量。模擬電和數(shù)字電分開供電，避免數(shù)字開關(guān)噪聲影響模擬線路。

芯片全速工作功耗為0.9 W，因而，其腹部焊盤必須用過孔陣列充分連接到印制板地層，用來對(duì)芯片散熱。

3 平臺(tái)軟件設(shè)計(jì)

數(shù)據(jù)采集處理軟件屬嵌入式軟件，與硬件配套相互協(xié)調(diào)工作，用于接收、處理和存儲(chǔ)中頻模擬信號(hào)，為上位機(jī)提供所需信息。軟件由三大部分組成，其框圖如圖8所示。

控制功能是整個(gè)軟件的管理中心，它負(fù)責(zé)各子任務(wù)的有機(jī)協(xié)調(diào)及相互調(diào)用，將各個(gè)分散的模塊連接起來共同完成系統(tǒng)的各項(xiàng)任務(wù)?？刂乒δ苡梢韵聨讉€(gè)功能模塊組成：主程序模塊、初始化模塊、FLASH數(shù)據(jù)讀寫模塊、數(shù)據(jù)存儲(chǔ)模塊。數(shù)據(jù)處理功能包括數(shù)據(jù)同步、濾波、變頻等模塊。通信接口功能完成與上位機(jī)的數(shù)據(jù)信息交互，同時(shí)完成接收上位機(jī)指令的功能以及對(duì)軟件的在線升級(jí)。軟件工作流程圖如圖9所示。

各模塊功能具體如下：

主程序模塊負(fù)責(zé)各子模塊的有機(jī)協(xié)調(diào)。

初始化模塊實(shí)現(xiàn)硬件和軟件的初始化，包括DSP、A/D芯片、FPGA、時(shí)鐘芯片的設(shè)置，使得軟硬件能夠協(xié)同工作。其中初始化A/D芯片配置程序如下：

void Set_AD6424（void）

{ write6424（0x00，0x000）； //芯片復(fù)位

write6424（0x04，0x000）； //設(shè)置時(shí)鐘增益

write6424（0x0A，0x240）； //設(shè)置芯片輸出碼形式

write6424（0x0B，0x000）； //設(shè)置用戶測(cè)試碼

write6424（0x0C，0x000）； //精確增益控制

write6424（0x0D，0x413）； //設(shè)置數(shù)據(jù)傳輸方式

write6424（0x10，0x143）；

//設(shè)置LVDS電流和有無端接電阻

write6424（0x11，0x000）； } //設(shè)置LVDS內(nèi)部端接電阻阻值

串并轉(zhuǎn)換模塊將A/D芯片采樣后送入FPGA的LVDS串行數(shù)據(jù)轉(zhuǎn)換為12位并行數(shù)據(jù)。串并轉(zhuǎn)換模塊能夠同時(shí)對(duì)4路輸入數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換[5]。

數(shù)據(jù)處理功能包括數(shù)據(jù)同步、濾波、變頻等功能。數(shù)據(jù)同步完成串并轉(zhuǎn)換后數(shù)據(jù)與系統(tǒng)主時(shí)鐘的同步，消除數(shù)據(jù)亞穩(wěn)態(tài)效應(yīng)，使采集的數(shù)據(jù)穩(wěn)定可靠。采用數(shù)字濾波器抑制采集信號(hào)帶外噪聲干擾，提高信號(hào)信噪比。變頻對(duì)中頻采集信號(hào)進(jìn)行下變頻到基帶，恢復(fù)采集數(shù)據(jù)信息，方便后續(xù)處理。

數(shù)據(jù)存儲(chǔ)功能將A/D芯片采集并經(jīng)數(shù)據(jù)處理抽樣后的數(shù)據(jù)保存到ROM中。數(shù)據(jù)存儲(chǔ)ROM采用NAND FLASH類型K9WAG08U1M芯片，容量為2 GB，并且存儲(chǔ)器ROM可以在線軟件擦除，能夠重復(fù)使用。

FLASH數(shù)據(jù)讀/寫模塊負(fù)責(zé)將數(shù)據(jù)采集平臺(tái)狀態(tài)信息寫到FLASH中，以及從FLASH中讀取保存的信息。對(duì)外接口功能負(fù)責(zé)與上位機(jī)數(shù)據(jù)通信，以及用戶機(jī)程序的在線升級(jí)。

4 測(cè)試結(jié)果

通過對(duì)本數(shù)據(jù)采集平臺(tái)硬件和軟件的調(diào)試，本平臺(tái)工作穩(wěn)定。經(jīng)過長(zhǎng)時(shí)間連續(xù)工作考驗(yàn)，驗(yàn)證了平臺(tái)可靠性。平臺(tái)單獨(dú)5 V供電，整機(jī)功耗小于5 W。對(duì)平臺(tái)進(jìn)行測(cè)試，分別輸入20 MHz和135 MHz正弦波信號(hào)用105 MS/s時(shí)鐘采樣并用上位機(jī)保存采集數(shù)據(jù)，然后使用Matlab軟件對(duì)數(shù)據(jù)分析，繪制出數(shù)據(jù)時(shí)域波形如圖10，圖11所示，經(jīng)過2 048點(diǎn)FFT變換頻譜如圖12和圖13所示，本平臺(tái)數(shù)據(jù)采集采樣速率達(dá)到105 MS/s，平臺(tái)噪聲低，信號(hào)靈敏度達(dá)2 mV，動(dòng)態(tài)范圍達(dá)到80 dB以上，輸入帶寬達(dá)到500 MHz，實(shí)現(xiàn)了ADS6424的技術(shù)指標(biāo)性能。平臺(tái)能夠滿足各種不同數(shù)據(jù)采集的應(yīng)用需求。

5 結(jié) 語

本文研究并設(shè)計(jì)一套面向工程應(yīng)用的數(shù)據(jù)采集處理平臺(tái)。采用嵌入式軟件，軟件更改升級(jí)靈活，便于根據(jù)不同需求進(jìn)行二次開發(fā)。測(cè)試表明，平臺(tái)噪聲低、動(dòng)態(tài)范圍大，工作穩(wěn)定可靠，能夠應(yīng)用于各種復(fù)雜殘酷環(huán)境下的數(shù)據(jù)采集。本平臺(tái)的設(shè)計(jì)具有重要的工程實(shí)踐價(jià)值。

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