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        低壓功率VDMOS的設計研究

        2015-03-15 08:37:15
        新技術新工藝 2015年2期
        關鍵詞:版圖

        何 怡

        (陜西青年職業(yè)學院,陜西 西安 710068)

        低壓功率VDMOS的設計研究

        何怡

        (陜西青年職業(yè)學院,陜西 西安 710068)

        摘要:本文對功率集成電路中耐壓為60 V,電流容量為2.5 A的VDMOS進行了設計和仿真。在理論計算的基礎上,分析了外延參數(shù)和單胞尺寸結構的設計優(yōu)化方法。通過應用ISE TCAD器件仿真軟件,得出了相關終端結構,進而完成了最終版圖結構。

        關鍵詞:功率VDMOS;單胞尺寸;版圖

        新一代功率半導體器件VDMOS作為第三代電力電子產(chǎn)品,由于是多子器件,具有MOS器件的一切優(yōu)點,如:開關速度快,驅(qū)動功率小。VDMOS采用自對準工藝,大大提高了單位面積中元胞的數(shù)量,并且并聯(lián)的元胞具有負的溫度系數(shù),有利于大電流和更寬的安全工作區(qū)的實現(xiàn)。此外,與一般MOS相比VDMOS具有更短的溝道,線性好,實用性強。本文對60 V功率VDMOS器件進行了設計。

        1功率VDMOS基本結構與基本工作原理

        VDMOS的單胞基本結構如圖1所示,圖1中的G、S和D分別為MOS器件的柵、源和漏極。與通常的MOS器件不同,VDMOS的電流在漏極方向垂直流過。VDMOS器件通過一定數(shù)量的單胞并聯(lián)來實現(xiàn)芯片的整體性能,單胞形狀有正方形、六角形和條形等[1]。它是在高阻外延層上采用平面自對準雙擴散工藝,利用兩次擴散結深差,在水平方向形成MOS結構的多子導電溝道。這種結構可以實現(xiàn)較短的溝道,并且由于具有縱向漏極,可以提高漏源之間的擊穿電壓。

        圖1 VDMOS結構示意圖

        圖1所示為一個典型的單元結構,通過多單元并聯(lián)方法達到增大導通電流的目的。上面的n+為源區(qū),與p+區(qū)相連接,n-外延層為漂移區(qū);下面的n+為漏區(qū),p型溝道區(qū)通過雙擴散工藝形成,其寬度通過工藝條件調(diào)節(jié)。當柵極加電壓時,p區(qū)形成橫向溝道,電流向下通過漂移區(qū)到達漏區(qū)。

        2VDMOS芯片結構設計

        2.1外延區(qū)電阻率和雜質(zhì)濃度的確定

        對于VDMOS來說,高阻外延層是承受高電壓的部分,因此,需要根據(jù)擊穿電壓的要求來選取外延層厚度和外延層電阻率。同時由于VDMOS的導通電阻近似于以耐壓的2.5次方增加[2],因此,外延層的選取就顯得很重要。外延層的電阻率由器件所承受的擊穿電壓來確定,外延層摻雜濃度為:

        (1)

        (2)

        由于實際的PN結不是理想的平行平面結,所以用A作為擊穿電壓的修正系數(shù),低壓時A取0.9;BVDS為器件擊穿電壓,BVDS值為60 V;ρ為電阻率;q為單位電荷1.60×10-19C;μ為外延層電子遷移率(取1 340 cm2/V·s)。

        將上述數(shù)據(jù)代入式1和式2可得NB=8.69×1015cm-3,相應的外延層電阻率為ρ=0.54 Ω·cm。

        2.2外延層厚度We的確定

        外延層厚度主要由3個因素決定,即Xmn、Xjp+和Hf。

        Xmn為PN結在N-側(cè)的耗盡層寬度:

        (3)

        Na為P區(qū)摻雜濃度:

        (4)

        Xmp為P區(qū)耗盡層寬度:

        (5)

        Xjp+為P+區(qū)結深:

        (6)

        外延層厚度:

        We=Xmn+Xjp++Hf

        (7)

        Hf為N+襯底向N-漂移區(qū)反擴的深度;Xjn為工藝穩(wěn)定的N型最小結深,采用砷注入的0.3 μm工藝。

        令:ε0=8.85×10-14,εsi=11.7,BVDS=60 V,q=1.6 ×10-19C,NB=8.69×1015cm-3,得到Xmn=3 μm;令:Na=2.77×1017cm-2。Xmp=0.52 μm,得到Xjp+=1.925 μm。

        一般低壓VDMOS,砷雜質(zhì)的襯底反擴散結深反擴散將近2 μm,因此外延厚度為:

        We=3+1.925+2=6.925 (μm)

        2.3單胞尺寸的優(yōu)化設計

        單胞尺寸為多晶硅區(qū)尺寸LP和擴散窗口區(qū)尺寸LW之和。

        有效面積為:

        Seff=Rona/Ron(device)=0.635 74/10=0.063 574(cm2)

        單胞數(shù)為:

        N=Seff/(LP+LW)2=0.635 74/(8.464+8)2

        =23 453

        3器件仿真分析

        3.1VDMOS摻雜網(wǎng)格圖

        VDMOS摻雜網(wǎng)格圖如圖2所示。

        圖2 VDMOS摻雜網(wǎng)格圖

        對于前面的外延參數(shù),應用二維器件模擬軟件ISE模擬出其相關特性。

        各個部分摻雜為:1)漏源,1019cm-3;2)溝道,1017cm-3;3)襯底接觸摻雜,1019cm-3;4)源區(qū)摻雜,2×1019cm-3。

        3.2閾值電壓Vt和漏源擊穿電壓BVDS

        3.2.1閾值電壓Vt

        閾值電壓Vt與柵氧化層厚度的關系曲線見圖3所示,閾值電壓Vt與溝道濃度的關系曲線見圖4所示,閾值電壓Vt與溝道長度的關系曲線見圖5所示。

        圖3 閾值電壓Vt與柵氧化層厚度的關系曲線

        圖4 閾值電壓Vt與溝道濃度的關系曲線

        圖5 閾值電壓Vt與溝道長度的關系曲線

        3.2.2漏源擊穿電壓BVDS

        漏源擊穿電壓BVDS與漂移區(qū)濃度的關系曲線見圖6所示,漏源擊穿電壓BVDS與漂移區(qū)厚度的關系曲線見圖7所示。

        圖6 漏源擊穿電壓BVDS與漂移區(qū)濃度的關系曲線

        圖7 漏源擊穿電壓BVDS與漂移區(qū)厚度的關系曲線

        3.3終端設計

        由于現(xiàn)代半導體工藝采用平面型終端結構,結深較淺,結邊緣彎曲使得耐壓降低、耐壓穩(wěn)定性差、器件的安全工作區(qū)較小,器件易破壞。為了提高和穩(wěn)定器件的耐壓特性,對表面終止的PN結進行適當?shù)奶幚?,以改善器件邊緣的電場分布,減弱表面電場集中,提高器件的耐壓能力和穩(wěn)定性。

        WR2.5A60V終端結構示意圖如圖8所示,其尺寸見表1。

        表1 尺寸表

        圖8 WR2.5A60V終端結構示意圖

        4版圖設計

        在芯片版圖設計時,考慮到多晶有一定電阻,元胞柵源電壓將有一定偏移。為減少偏移,將連接多晶的鋁條連成叉指狀。在芯片拐角處,為減緩終端結電場集中程度,環(huán)結處理上采用較大曲率,使其緩慢過渡。

        在上述理論分析的基礎上,結合軟件仿真的結果,下述給出了WR2.5A60V的版圖示意(見圖9):對耐壓60 V、電流容量為2.5 A的VDMOSFET版圖進行了設計,采用條形元胞,元胞數(shù)為23 453個。

        圖9 WR2.5A60V版圖示意圖

        用L-edit軟件畫出的版圖:圖10所示為WR2.5A60V VDMOS的最終版圖,主要由內(nèi)部的cell單元和周圍的終端結構2部分組成。終端結的作用是保證器件在高壓情況下的邊緣部分能達到耐壓的要求。

        圖10 WR2.5A60V VDMOS的最終版圖

        5結語

        本文基于60V VDMOS的設計,在理論分析計算的基礎上,通過計算機模擬仿真得到最終版圖。VDMOS主要應用在高電壓和大電流2種情況,在一些特殊的需求方面亦具有不可替代的作用。近幾年來,系統(tǒng)對電源的要求趨向于低壓和大電流化,因此,多進行一些該方面的設計是符合科技發(fā)展主流的。

        參考文獻

        [1] Xu H P E, Trescases O P, Sun I S M, et al. Design of a rugged 60 V VDMOS transistor[J]. IET Circuits Devices Syst, 2007, 1(5):

        [2] 蘇波,何旭亮,莫穎生.智能變電站中電子式互感器的應用[J].新技術新工藝,2014(10):92-94.

        責任編輯鄭練

        Research on Design of Low-voltage Power VDMOS

        HE Yi

        (Shaanxi Youth Vocational College, Xi’an 710068, China)

        Abstract:In the paper, the structure of low-voltage VDMOS, several parameters and the relationship between each other were described. The voltage of 60 V and the current capacity of 2.5 A for the VDMOS of the power integrated circuits were designed. Based on theoretical calculation, the epitaxial parameters and the optimization method of the structure design for cell size were analyzed. By using the ISE TCAD device simulator, it came to the relevant terminal structure, and thus the layout structure was completed.

        Key words:power VDMOS, cell size, layout

        收稿日期:2015-01-05

        作者簡介:何怡(1977-),男,講師,主要從事計算機圖形圖像處理等方面的研究。

        中圖分類號:TP 391.9

        文獻標志碼:A

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