鄒　敏，羅進(jìn)川華東電子工程研究所，安徽合肥　　230088

動(dòng)態(tài)非均勻數(shù)字信道化接收技術(shù)研究與實(shí)現(xiàn)

鄒敏，羅進(jìn)川
華東電子工程研究所，安徽合肥230088

0 引 言

電子戰(zhàn)是現(xiàn)代信息化戰(zhàn)爭(zhēng)的重要組成部分，對(duì)戰(zhàn)爭(zhēng)的勝負(fù)起著決定性作用。接收機(jī)作為電子戰(zhàn)中無(wú)線電信息接收的重要系統(tǒng)，具有重要的研究?jī)r(jià)值[1-2]。日益復(fù)雜的戰(zhàn)爭(zhēng)電磁環(huán)境對(duì)接收機(jī)的性能提出了更高的要求，伴隨著ADC、FPGA等商用器件性能的迅猛發(fā)展，接收機(jī)正朝著全數(shù)字、寬帶、動(dòng)態(tài)非均勻信道化方向發(fā)展。

本文描述的接收機(jī)是針對(duì)某實(shí)驗(yàn)平臺(tái)建設(shè)項(xiàng)目的需要而開發(fā)，采用寬帶中頻采樣、動(dòng)態(tài)非均勻信道化等技術(shù)，實(shí)現(xiàn)對(duì)外界信號(hào)的智能接收與處理。

1 系統(tǒng)硬件架構(gòu)

接收機(jī)硬件設(shè)計(jì)采用標(biāo)準(zhǔn)的CPCI架構(gòu)，做成6U采集板卡。參考CPCI標(biāo)準(zhǔn)對(duì)CPCI連接器的信號(hào)進(jìn)行了自定義，包括時(shí)鐘線、控制線、電源及信號(hào)線等。CPCI總線是由國(guó)際工業(yè)計(jì)算機(jī)制造者聯(lián)合會(huì)組織于1994年提出的高性能工業(yè)計(jì)算機(jī)總線標(biāo)準(zhǔn)，具有可熱插拔、高抗震性、高開放性和高可靠性等諸多優(yōu)點(diǎn)。

接收機(jī)硬件的原理框圖如圖1所示，整個(gè)硬件部分主要包括AD采集模塊、時(shí)鐘合成模塊、FPGA模塊及光纖傳輸模塊幾個(gè)部分。AD模塊完成對(duì)單通道中頻信號(hào)的采集；FPGA模塊包括兩片F(xiàn)PGA，F(xiàn)PGA1對(duì)AD采集的數(shù)據(jù)進(jìn)行正交解調(diào)，形成零中頻基帶I/Q信號(hào)；FPGA2對(duì)FPGA1送過來(lái)的零中頻基帶I/Q信號(hào)進(jìn)行窄帶數(shù)字下變頻。FPGA1和FPGA2通過GTX接口實(shí)現(xiàn)片間傳輸；光纖模塊用于接收記錄儀發(fā)送過來(lái)的指令和將最終的處理結(jié)果送至記錄儀進(jìn)行記錄。

考慮實(shí)際使用需要，本設(shè)計(jì)中并未采用CPCI總線進(jìn)行數(shù)據(jù)傳輸，只用CPCI機(jī)箱對(duì)接收模塊進(jìn)行供電。

2 固件設(shè)計(jì)

圖2所示為接收機(jī)的固件信號(hào)流程圖。本設(shè)計(jì)中，硬件平臺(tái)選用的FPGA所包含的DSP乘法器資源有限，無(wú)法在一片F(xiàn)PGA上同時(shí)實(shí)現(xiàn)寬、窄帶DDC的功能，綜合考慮DSP硬核資源利用率及時(shí)序收斂設(shè)計(jì)的復(fù)雜度，固件設(shè)計(jì)最終采用了如下方案： FPGA1固件用于實(shí)現(xiàn)對(duì)高速AD采樣數(shù)據(jù)的串并轉(zhuǎn)換及寬帶數(shù)字下變頻功能（寬帶DDC）；FPGA2固件用于實(shí)現(xiàn)窄帶信道化及8通道可變DDC功能，并將最終的結(jié)果通過GTX接口傳輸給記錄儀。

2.1FPGA1固件

由于FPGA的實(shí)時(shí)處理時(shí)鐘最大只有300MHz左右，而設(shè)計(jì)中高速ADC的采樣速率為1.6Gsps，無(wú)法直接對(duì)AD采集到的數(shù)據(jù)進(jìn)行處理，因此必須采用多路并行處理架構(gòu)。如圖2所示，先對(duì)AD采集到的串行數(shù)據(jù)進(jìn)行1：8串并轉(zhuǎn)換，變成8路并行數(shù)據(jù)，F(xiàn)PGA工作頻率為200MHz。

圖3[3]所示為數(shù)字下變頻器的原理框圖，主要由數(shù)字混頻器、數(shù)字控制振蕩器（NCO）及低通濾波器[4]三部分組成，基本功能是將高速率數(shù)字中頻信號(hào)下變頻為數(shù)字基帶信號(hào)，具有精確、可靠、靈活、無(wú)參數(shù)漂移等一系列優(yōu)點(diǎn)。此外，數(shù)字下變頻器的控制和修改容易也是模擬下變頻器所無(wú)法比擬的[5]。

本設(shè)計(jì)中，8路并行AD數(shù)據(jù)分兩路與8路并行NCO進(jìn)行正交解調(diào)，再經(jīng)過一個(gè)多相低通濾波器進(jìn)行4倍抽取濾波，以降低后端片間數(shù)據(jù)傳輸壓力。濾波后生成零中頻基帶I/Q信號(hào)，采樣率為400Msps，帶寬為200MHz。多相低通濾波器階數(shù)設(shè)為64階，其歸一化幅頻響應(yīng)曲線如圖4所示，此時(shí)帶外抵制水平約為60dB，這樣可為FPGA2上的窄帶信道化及窄帶DDC降低數(shù)據(jù)處理壓力。

2.2動(dòng)態(tài)非均勻信道化處理

如圖2所示，動(dòng)態(tài)非均勻信道化處理功能通過FPGA2固件來(lái)實(shí)現(xiàn)，主要由窄帶信道化模塊和可變DDC模塊構(gòu)成。FPGA1送來(lái)的零中頻基帶I/Q信號(hào)分兩路，一路送窄帶信道化模塊，實(shí)現(xiàn)1.5625MHz的信道化；另一路送可變DDC模塊，經(jīng)FFT運(yùn)算、NCO窄帶本振產(chǎn)生、混頻、數(shù)據(jù)抽取濾波，并根據(jù)外界信號(hào)環(huán)境情況或由監(jiān)控計(jì)算機(jī)下發(fā)控制命令，通過動(dòng)態(tài)DDC處理，實(shí)現(xiàn)子帶中心頻率及帶寬的靈活調(diào)整，形成動(dòng)態(tài)非均勻信道化數(shù)據(jù)輸出，經(jīng)光纖送入監(jiān)控計(jì)算機(jī)。

3 測(cè)試結(jié)果

測(cè)試指標(biāo)包括功能性指標(biāo)和系統(tǒng)性能指標(biāo)。功能性指標(biāo)為實(shí)現(xiàn)對(duì)單通道寬帶中頻信號(hào)（中心頻率1GHz，瞬時(shí)帶寬200MHz）的采集及8通道的窄帶動(dòng)態(tài)非均勻信道化處理；系統(tǒng)性能指標(biāo)包括ADC的信噪比和無(wú)雜散動(dòng)態(tài)。

測(cè)試方法為：由基準(zhǔn)信號(hào)產(chǎn)生單元為接收機(jī)提供1.6GHz AD采樣鐘及20MHz系統(tǒng)同步時(shí)鐘。由信號(hào)源產(chǎn)生0dBm中頻信號(hào)（900MHz-1100MHz）送接收機(jī)進(jìn)行采集。用FPGA的邏輯分析軟件chipscope記錄采樣數(shù)據(jù)并導(dǎo)入matlab進(jìn)行FFT運(yùn)算，求出采樣信號(hào)的頻譜，進(jìn)而計(jì)算出信噪比及無(wú)雜散動(dòng)態(tài)。輸入中頻信號(hào)從900MHz開始，隔50MHz測(cè)一個(gè)點(diǎn)。信噪比和無(wú)雜散動(dòng)態(tài)的測(cè)試結(jié)果如表1所示?？芍叵?，ADC的信噪比達(dá)到35dB，無(wú)雜散動(dòng)態(tài)達(dá)到40dB，滿足系統(tǒng)性能指標(biāo)要求。圖5為輸入信號(hào)為1GHz時(shí)的測(cè)試結(jié)果。

表1　ADC信噪比及無(wú)雜散動(dòng)態(tài)測(cè)試結(jié)果

為了驗(yàn)證窄帶帶寬可調(diào)功能，我們假設(shè)某一通道窄帶中心頻率為30MHz。輸入中頻信號(hào)頻率分別設(shè)為1031MHz和1036MHz，用chipscope提取窄帶DDC后的數(shù)據(jù)并送入matlab作FFT分析，觀察不同帶寬下的輸出頻譜。

圖6(a)為輸入信號(hào)為1031MHz時(shí)兩種帶寬下的窄帶DDC輸出結(jié)果，此時(shí)，信號(hào)均為帶內(nèi)信號(hào)，窄帶DDC后輸出1MHz信號(hào)；圖6(b)為輸入信號(hào)為1036MHz時(shí)兩種帶寬下的窄帶DDC輸出結(jié)果，此時(shí)，對(duì)于3.125MHz帶寬，信號(hào)為帶外信號(hào)，被抑制，窄帶DDC無(wú)輸出。對(duì)于12.5M帶寬，信號(hào)為帶內(nèi)信號(hào)，窄帶DDC后輸出6MHz信號(hào)。

4 結(jié)論

本文介紹了動(dòng)態(tài)非均勻信道化數(shù)字接收機(jī)的硬件架構(gòu)、寬窄帶數(shù)字下變頻固件開發(fā)和接收機(jī)指標(biāo)測(cè)試結(jié)果。該接收機(jī)采用了不同于傳統(tǒng)的動(dòng)態(tài)非均勻信道化技術(shù)架構(gòu)，實(shí)現(xiàn)了對(duì)雷達(dá)信號(hào)的智能接收與處理。測(cè)試結(jié)果表明，接收機(jī)功能指標(biāo)及性能指標(biāo)均達(dá)到設(shè)計(jì)要求。本接

收機(jī)的成功實(shí)現(xiàn)，能夠支撐輻射源個(gè)體識(shí)別、信號(hào)的智能接收與處理等技術(shù)研究，為進(jìn)行雷達(dá)信號(hào)新型接收體制研究，智能接收、新的處理方法和算法研究提供實(shí)驗(yàn)平臺(tái)。

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摘要數(shù)字信道化接收機(jī)以其高性能在電子戰(zhàn)和無(wú)線電通信中有著重要的運(yùn)用。本文介紹了一種動(dòng)態(tài)非均勻數(shù)字信道化接收機(jī)的設(shè)計(jì)及實(shí)現(xiàn)，描述了接收機(jī)的硬件架構(gòu)設(shè)計(jì)、固件設(shè)計(jì)和最后的指標(biāo)測(cè)試結(jié)果。接收機(jī)采用CPCI架構(gòu)進(jìn)行設(shè)計(jì)，采用寬帶中頻采樣、動(dòng)態(tài)非均勻信道化、數(shù)字下變頻等技術(shù)實(shí)現(xiàn)了對(duì)多種雷達(dá)信號(hào)的智能接收與處理。

關(guān)鍵詞數(shù)字接收機(jī)；動(dòng)態(tài)非均勻信道化；數(shù)字下變頻；智能接收與處理

NO.38 Research Institute of CETC， Hefei， 230088，China Abstract Own to its high performance， the Channelized Digital Receiver plays a great role in EW(Electronic Warfare) and wireless communication. This article gives details about the design of a dynamically and heterogeneously channelized digital receiver. The hardware architecture of the receiver， the firmware design and the fi nal test results are described. CPCI architecture is used in the design. Due to the technique use of RF sampling， dynamically and heterogeneously channelization and Digital Down Convert， the receiver can intelligently deal with many kinds of radar signals.

Keywordsdigital receiver; dynamically and heterogeneously channelization; digital down converter; intelligently receive and process

作者簡(jiǎn)介：鄒敏，博士，中國(guó)電子科技集團(tuán)公司第三十八研究所工程師，研究方向：寬帶數(shù)字收發(fā)技術(shù)研究和工程開發(fā)The research of dynamically and heterogeneously channelized digital receiver Zou Min，Luo Jinchuan

中圖分類號(hào)TN91

文獻(xiàn)標(biāo)識(shí)碼A

文章編號(hào)1674-6708（2015）140-0172-02