胡小剛，趙琳娜，虞致國(guó)*，魏敬和，顧曉峰

(1.江南大學(xué)電子工程系輕工過(guò)程先進(jìn)控制教育部重點(diǎn)實(shí)驗(yàn)室，江蘇無(wú)錫214122;2.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫214035)

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一種數(shù)?；旌蟂oC的系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)*

胡小剛1，趙琳娜1，虞致國(guó)1*，魏敬和2，顧曉峰1

(1.江南大學(xué)電子工程系輕工過(guò)程先進(jìn)控制教育部重點(diǎn)實(shí)驗(yàn)室，江蘇無(wú)錫214122;
2.中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫214035)

摘要:針對(duì)傳統(tǒng)大規(guī)模數(shù)?；旌蟂oC后仿真驗(yàn)證過(guò)慢的問(wèn)題，提出了一種數(shù)模混合SoC系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)。該平臺(tái)充分利用主流EDA工具，在傳統(tǒng)Verilog-cdl后仿真驗(yàn)證平臺(tái)的基礎(chǔ)上，將原本網(wǎng)表中耗時(shí)長(zhǎng)的模塊用Verilog模型替換，使用Verilog-cdl-Verilog仿真方法，明顯加快了仿真速度。從驗(yàn)證環(huán)境搭建、系統(tǒng)腳本設(shè)計(jì)、仿真接口設(shè)計(jì)3個(gè)方面詳述了仿真平臺(tái)的設(shè)計(jì)流程，并通過(guò)指令集功能的仿真實(shí)現(xiàn)，證明了平臺(tái)的可行性和可靠性。該驗(yàn)證平臺(tái)有助于縮短大規(guī)模數(shù)?；旌蟂oC的開(kāi)發(fā)周期。

關(guān)鍵詞:數(shù)?；旌舷到y(tǒng)芯片;后仿真; Verilog-cdl-Verilog;驗(yàn)證平臺(tái)

系統(tǒng)芯片(System-on-a-Chip，SoC)集成了微處理器核、模擬/數(shù)字IP(Intellectual Property)核、存儲(chǔ)器及周邊外設(shè)，其設(shè)計(jì)與應(yīng)用吸引了廣泛的研究［1－3］。然而，影響SoC技術(shù)發(fā)展的一個(gè)重大挑戰(zhàn)便是驗(yàn)證［4］，包括設(shè)計(jì)驗(yàn)證、形式驗(yàn)證、靜態(tài)時(shí)序分析和時(shí)序驗(yàn)證、物理驗(yàn)證等。其中，設(shè)計(jì)驗(yàn)證是最復(fù)雜、最靈活和工作量最大的部分，而設(shè)計(jì)驗(yàn)證中最具有挑戰(zhàn)性的是系統(tǒng)級(jí)后仿真驗(yàn)證。

后仿真是對(duì)電路功能和性能最全面、最真實(shí)的仿真，需要考慮寬長(zhǎng)比、多晶、源漏電阻、外界溫度及各類寄生參數(shù)等。基于Verilog-cdl的系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)能滿足規(guī)模較小的芯片的系統(tǒng)級(jí)驗(yàn)證需求，但對(duì)于大規(guī)模電路，電路的復(fù)雜性會(huì)導(dǎo)致后仿真驗(yàn)證極其耗時(shí)，因此需要一個(gè)更好的驗(yàn)證方法來(lái)提高設(shè)計(jì)行為的運(yùn)行速率和驗(yàn)證過(guò)程的有效性。本文以一款基于通用串行總線(USB)數(shù)據(jù)傳輸?shù)腟oC系統(tǒng)級(jí)驗(yàn)證過(guò)程為背景，針對(duì)上述后仿真速度過(guò)慢的問(wèn)題，設(shè)計(jì)了一種Verilog-cdl-Verilog系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)，明顯改善了仿真速度。

1　基于USB數(shù)據(jù)傳輸?shù)腟oC架構(gòu)

基于USB數(shù)據(jù)傳輸?shù)腟oC系統(tǒng)結(jié)構(gòu)如圖1所示，包括IIC控制器、鎖相環(huán)(PLL)、內(nèi)部存儲(chǔ)器、FIFO端點(diǎn)緩存、錯(cuò)誤檢查糾正(ECC)、USB收發(fā)器、串行接口引擎(SIE)、增強(qiáng)型8051微控制器和通用可編程接口(GPIF)等。芯片使用外部24 MHz晶振，通過(guò)PLL為內(nèi)置8051內(nèi)核及其他數(shù)字外設(shè)提供時(shí)鐘。芯片通過(guò)外部EEPROM加載程序啟動(dòng)。

圖1　基于USB數(shù)據(jù)傳輸?shù)腟oC結(jié)構(gòu)

2　系統(tǒng)級(jí)后仿真驗(yàn)證環(huán)境

SoC的系統(tǒng)級(jí)后仿真驗(yàn)證環(huán)境主要由協(xié)調(diào)各方面操作的互相關(guān)聯(lián)的模型集合、用于各類仿真的電子設(shè)計(jì)自動(dòng)化(EDA)工具、系統(tǒng)腳本和各類仿真程序等4個(gè)部分組成。相互關(guān)聯(lián)的模型集合包含了待驗(yàn)證SoC、外部虛擬器件和測(cè)試模型等。虛擬器件和測(cè)試模型是一些常用的外部接口電路的行為級(jí)描述，是具有標(biāo)準(zhǔn)規(guī)范的接口協(xié)議，其工作模式由激勵(lì)文件配置。驗(yàn)證時(shí)，外部模塊完成初始化后，與待驗(yàn)證SoC進(jìn)行數(shù)據(jù)傳送，類似于提供標(biāo)準(zhǔn)的測(cè)試向量［5－9］。本文對(duì)這些驗(yàn)證組件的具體設(shè)計(jì)方法不再贅述，而是側(cè)重于討論如何有效管理多模塊SoC后仿真驗(yàn)證環(huán)境的目錄結(jié)構(gòu)，以及如何靈活應(yīng)用如此龐大的模型，從而構(gòu)建一個(gè)靈活高效的系統(tǒng)級(jí)后仿真驗(yàn)證環(huán)境。

2.1驗(yàn)證環(huán)境工具及設(shè)計(jì)實(shí)現(xiàn)

系統(tǒng)級(jí)后仿真驗(yàn)證環(huán)境的EDA工具采用Ncsim與Hsim。Cadence公司的Ncsim仿真器可用來(lái)仿真Verilog語(yǔ)言編寫(xiě)的數(shù)字邏輯電路，在專用集成電路(ASIC)和SoC設(shè)計(jì)中有廣泛的應(yīng)用。Synopsys公司的Hsim是一個(gè)滿足深亞微米設(shè)計(jì)需求的全電路、層次化的晶體管級(jí)仿真器，可以準(zhǔn)確仿真電路的各種行為，包括電路功能、電壓和電流波形、時(shí)序和功率信息、電源網(wǎng)絡(luò)的電壓降等。仿真過(guò)程中，對(duì)于數(shù)字模塊需要設(shè)定輸入輸出方向、輸出電平、輸入閾值電壓;對(duì)于模擬模塊接口，通過(guò)設(shè)定不同的仿真參數(shù)來(lái)定義驅(qū)動(dòng)強(qiáng)度、電平上升下降沿斜率［10］。在基于USB數(shù)據(jù)傳輸?shù)腟oC驗(yàn)證中，SoC規(guī)模大且功能復(fù)雜，模擬模塊多，包括PLL、低壓差線性穩(wěn)壓器(LDO)、高速數(shù)據(jù)收發(fā)器十幾個(gè)隨機(jī)存取存儲(chǔ)器(RAM)。因此，用Hsim進(jìn)行系統(tǒng)級(jí)晶體管后仿真時(shí)，導(dǎo)致SoC進(jìn)入功能驗(yàn)證的過(guò)程耗時(shí)非常大(如PLL鎖相時(shí)間在5 μs左右)，程序從存儲(chǔ)器加載到仿真結(jié)束要運(yùn)行很長(zhǎng)時(shí)間，效率非常低。為提高效率、加快仿真，在傳統(tǒng)的系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)基礎(chǔ)上，設(shè)計(jì)了一種Verilog-cdl-Verilog系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)，將芯片內(nèi)部耗時(shí)長(zhǎng)的模塊(如PLL、RAM等)選擇替換為Verilog模塊。

設(shè)計(jì)的SoC系統(tǒng)級(jí)后仿真驗(yàn)證環(huán)境如圖2所示。TOP層為Verilog語(yǔ)言編寫(xiě)的Testbench測(cè)試平臺(tái)，掛上了不同虛擬器件及模塊，如外部數(shù)據(jù)存儲(chǔ)器(EXT PROGRAM ROM)、外部程序存儲(chǔ)器(EXT DATA RAM)、復(fù)位模塊(RESET)、晶振(EXT XTAL)、外部移位寄存器(SHIFT REGS)及結(jié)果比較器(COMP)等。其中，COMP模塊用于比較輸出響應(yīng)(extacs.txt)與期望(acscomp.txt)，并輸出結(jié)果文件(result.txt)。

圖2　SoC系統(tǒng)級(jí)后仿真驗(yàn)證環(huán)境

圖2中Verilog形式的TOP層和其他IP核使用Ncsim仿真，以cdl網(wǎng)表形式存在的模擬電路使用Hsim仿真，芯片內(nèi)被替換的PLL、RAM模塊使用Ncsim仿真。兩個(gè)仿真器產(chǎn)生的信號(hào)通過(guò)混仿接口傳輸?shù)綌?shù)字電路或模擬電路。

2.2驗(yàn)證環(huán)境層次結(jié)構(gòu)

在芯片的仿真驗(yàn)證過(guò)程中，當(dāng)驗(yàn)證不同的模塊時(shí)，構(gòu)成測(cè)試平臺(tái)的組件也不盡相同。如果將所有的模塊都放入一個(gè)文件夾，容易出錯(cuò)且不易管理，不利于對(duì)整個(gè)驗(yàn)證環(huán)境進(jìn)行配置。高效的數(shù)據(jù)組織和管理方法能提高驗(yàn)證平臺(tái)的自動(dòng)化程度，同時(shí)也有助于形成清晰的目錄結(jié)構(gòu)。因此，為了解決以上問(wèn)題，采取如下措施:

(1)將構(gòu)成平臺(tái)的各功能模塊根據(jù)其特性分成如下3類:①芯片電路的代碼及網(wǎng)表部分;②外部虛擬器件，用于輔助驗(yàn)證的器件模型部分(如外部存儲(chǔ)器等);③系統(tǒng)環(huán)境部分，預(yù)先編寫(xiě)的提供測(cè)試激勵(lì)的向量集。

(2)分配目錄給各功能模塊接口配置文件以及腳本，這些接口文件中描述了構(gòu)成測(cè)試平臺(tái)必要的信息，同時(shí)又不涉及模塊具體的設(shè)計(jì)細(xì)節(jié)，有利于腳本進(jìn)行統(tǒng)一的處理。

(3)最后歸一測(cè)試程序目錄，有利于控制測(cè)試程序的數(shù)量以及完備性。

項(xiàng)目的目錄結(jié)構(gòu)如圖3所示，其中SoC_test為仿真驗(yàn)證的根目錄。根目錄下有以下4個(gè)分支:

(1)Simulation:仿真腳本層，包含每種功能的仿真腳本目錄，如Cosim_op為8051指令的仿真腳本目錄;每個(gè)仿真目錄又由兩個(gè)子目錄組成，包括Cosim_macros(混合仿真csh腳本及其配置文件)、Cosim_scripts(配置混合仿真驗(yàn)證平臺(tái)的Tcl腳本)。

(2)CDL_src:包含仿真所用的所有cdl網(wǎng)表。

(3)Src:包含驗(yàn)證平臺(tái)的Testbench及仿真所需要的外設(shè)，如Mem_env(外部存儲(chǔ)設(shè)備和結(jié)果比較模塊)、IIC_env(IIC啟動(dòng)時(shí)的EEPROM)等。

(4)Tests:包含所有的測(cè)試文件，如指令測(cè)試、外設(shè)測(cè)試等。

圖3　系統(tǒng)級(jí)驗(yàn)證環(huán)境層次結(jié)構(gòu)

2.3系統(tǒng)腳本設(shè)計(jì)

系統(tǒng)腳本是整個(gè)驗(yàn)證環(huán)境的關(guān)鍵，同時(shí)也是形成自動(dòng)化的驗(yàn)證環(huán)境的基礎(chǔ)。系統(tǒng)腳本會(huì)根據(jù)不同的參數(shù)靈活地配置系統(tǒng)測(cè)試平臺(tái)，從而完成需要的仿真模式和生成結(jié)果文件［11］。在系統(tǒng)腳本的設(shè)計(jì)中，為了提高其可配置性和易維護(hù)性，采用分步的設(shè)計(jì)思想。通常情況下，系統(tǒng)腳本要完成如下任務(wù):

(1)對(duì)接口文件、配置文件和測(cè)試平臺(tái)模板文件進(jìn)行處理，提取仿真所需的信息并構(gòu)成測(cè)試平臺(tái)文件，完成仿真模型的建立。

(2)調(diào)用仿真工具、EDA工具，對(duì)輸入激勵(lì)進(jìn)行處理，運(yùn)行仿真并比較仿真輸出和標(biāo)準(zhǔn)輸出文件，最后給出報(bào)告。

(3)系統(tǒng)腳本執(zhí)行的過(guò)程是［12］:首先針對(duì)特定的仿真程序選擇所需的全局定義，這將被定義到執(zhí)行該程序的模塊中;然后對(duì)要用的模塊進(jìn)行編譯，包括芯片的外設(shè)模塊、時(shí)鐘模塊和Testbench等;再調(diào)用所需的仿真工具，如Hsim、Ncsim、VCS等各類仿真軟件;最后定義生成的報(bào)告文件所在的路徑和名稱。

2.4數(shù)模混合仿真接口設(shè)計(jì)

在數(shù)?；旌虾蠓抡骝?yàn)證中，Hsim需通過(guò)配置腳本文件才能調(diào)用SPICE、cdl等語(yǔ)言的網(wǎng)表文件及給仿真過(guò)程中網(wǎng)表形式的模塊提供激勵(lì)。另外，Hsim腳本可配置仿真精度、速度、溫度，掃描電壓和電流，打印節(jié)點(diǎn)等。仿真接口設(shè)計(jì)方法如下:

(1)為使Hsim仿真能與Ncsim仿真混合使用，必須例化芯片cdl網(wǎng)表中電路的端口，將其保存的文件名改為*.cs，并在其模塊里加入下述初始化代碼:

initial $nsda_module()

(2)新建映射文件hdl.var，使cs文件能被調(diào)用，并加入下述映射語(yǔ)句:

DEFINE VIEW_MAP(.cs=＞cosim)

(3)*.cfg配置文件的使用，可配置仿真參數(shù)和設(shè)置cdl網(wǎng)表仿真激勵(lì)文件路徑，如:

set_port_prop－logichv 3.3－logiclv 0

(4)為了在cdl網(wǎng)表中引用Verilog時(shí)鐘模塊，需在*.cfg配置文件中添加下述聲明:

analog_cell top－ext cs－dir.＜cell name＞－vmod＜verilog module name＞..

其中，analog_cell top－ext cs代表生成包含$ nsda_ module()語(yǔ)言的Verilog臨時(shí)模塊;＜cell name＞指用于Hsim仿真的模塊，也即SoC芯片的網(wǎng)表部分; －vmod是全局操作，表示在cdl網(wǎng)表中用Verilog模塊替換原來(lái)的cdl部分;＜verilog module name＞代表所要替換的Verilog模塊。

(5)在芯片cdl網(wǎng)表激勵(lì)文件中設(shè)置電壓幅值、地、打印節(jié)點(diǎn)電壓/電流、掃描精度等參數(shù):

vvdd vdd 0 3.3v

vgnd gnd 0 0v

.include‘TOP.Cdl’

.print v(*)

.tran 0.1n 10n

(6)do腳本文件的使用，如用于仿真的編譯、描述等:

ncvlog top.v gate.cs

ncelab－loadvpi libvpihsim.so:nsda_vpi_startup－access+ rwc－LIBNAME cosim_lib cosim_lib.top－snapshot cosim_lib.top:cosim

ncsim－loadvpi libvpihsim.so:

nsda_vpi_startup+nsda+”cosim.cfg”

其中:參數(shù)ncvlog表示對(duì)Verilog文件編譯;參數(shù)ncelab表示描述設(shè)計(jì)，并調(diào)用配置文件;參數(shù)ncsim表示調(diào)用Ncsim與Hsim仿真器對(duì)設(shè)計(jì)進(jìn)行仿真。

3　驗(yàn)證環(huán)境的仿真實(shí)現(xiàn)

3.1驗(yàn)證環(huán)境的工作過(guò)程

后仿真驗(yàn)證環(huán)境運(yùn)行時(shí)，Linux終端可在系統(tǒng)仿真時(shí)調(diào)用系統(tǒng)腳本，將腳本中的選擇項(xiàng)顯示在終端供用戶選擇;還可顯示一些提示信息，如當(dāng)前正在執(zhí)行的代碼段，運(yùn)行結(jié)果正確或錯(cuò)誤等;另外還能觸發(fā)一些事件，事件中的內(nèi)容由用戶定義。

系統(tǒng)腳本完成整個(gè)系統(tǒng)的編譯和鏈接后，會(huì)把外部程序存儲(chǔ)器掛載到芯片上，并將十六進(jìn)制程序編碼存儲(chǔ)在存儲(chǔ)器中。在進(jìn)行數(shù)?；旌戏抡娴倪^(guò)程中，芯片內(nèi)的CPU讀取存儲(chǔ)器中存儲(chǔ)的指令，完成CPU對(duì)硬件的各種操作。

3.2仿真結(jié)果分析

3.2.1網(wǎng)表模塊替換仿真

為了用Verilog模塊替換網(wǎng)表中的模塊，需要運(yùn)行兩次腳本。第1次運(yùn)行腳本生成Verilog形式的數(shù)模接口模塊，生成的LOG文件如圖4所示。

圖4　第1次仿真LOG文件

該LOG文件中，Generating hsim_ top Verilog netlist顯示數(shù)模接口臨時(shí)模塊生成; crystal、com_ ag1234_bak指要替換的時(shí)鐘模塊，macro_ram3指要替換的內(nèi)部RAM; 3 instances replaced by Verilog in hsim_top顯示在臨時(shí)模塊中內(nèi)部RAM和時(shí)鐘被替換。

第2次運(yùn)行腳本驗(yàn)證網(wǎng)表中的模塊是否被正確替換，生成的LOG文件如圖5所示。

圖5　第2次仿真LOG文件

該LOG文件說(shuō)明仿真進(jìn)行時(shí)，被Veriolg模塊替換的單元正常工作。

為考察模塊替換前后的效果，驗(yàn)證上述改進(jìn)的可行性與正確性，對(duì)比了改進(jìn)前單獨(dú)的模塊仿真波形與改進(jìn)后整體的混合仿真波形。圖6為PLL的Verilog模塊單獨(dú)用Ncsim仿真得到的波形，圖7為模塊替換后用Ncsim與Hsim混合仿真得到的波形。對(duì)比發(fā)現(xiàn)，兩個(gè)波形相同，說(shuō)明Verilog模塊產(chǎn)生的時(shí)鐘波形被正確輸入到Hsim模擬仿真接口中，并驗(yàn)證了網(wǎng)表中的PLL模塊被正確替換。

圖6　PLL單獨(dú)用Ncsim仿真得到的時(shí)鐘波形

圖7　模塊替換后用Ncsim與Hsim混合仿真得到的時(shí)鐘波形

3.2.2基于驗(yàn)證平臺(tái)的系統(tǒng)后仿真

網(wǎng)表中的PLL及RAM被替換完成后，需進(jìn)行系統(tǒng)級(jí)的Hsim與Ncsim混合仿真，驗(yàn)證整體仿真環(huán)境功能的實(shí)現(xiàn)。此處以8051指令集的仿真為例，詳述其仿真過(guò)程。

首先，用戶通過(guò)系統(tǒng)腳本選擇芯片要加載的程序;接著，Ncsim仿真器調(diào)用Testbench模塊，Testbench將產(chǎn)生的時(shí)鐘信號(hào)、復(fù)位信號(hào)以及二進(jìn)制格式的程序通過(guò)數(shù)?；旌戏抡孑斎氲絊oC網(wǎng)表中;然后，通過(guò)配置文件調(diào)用Hsim仿真器，對(duì)SoC的cdl網(wǎng)表部分仿真，cdl內(nèi)部的PLL及RAM部分調(diào)用Ncsim仿真器仿真，程序執(zhí)行后將輸出的響應(yīng)寫(xiě)入extacs.txt文件;最后，比較正確的期望文件與驗(yàn)證新設(shè)計(jì)產(chǎn)生的響應(yīng)文件，可判定設(shè)計(jì)是否正確。

圖8顯示了運(yùn)行匯編指令(MOV R7，A)程序后，被替換RAM的輸入輸出變化情況波形。在仿真過(guò)程中，內(nèi)部復(fù)雜的PLL、RAM模擬模塊被替換，減少了PLL原本5 μs的鎖相時(shí)間，程序從復(fù)位開(kāi)始執(zhí)行，仿真速度明顯加快，證明了用Verilog模塊替換原有的復(fù)雜而耗時(shí)長(zhǎng)的模塊是可行的。

圖8　RAM網(wǎng)表內(nèi)部Verilog模塊地址變化

4　結(jié)束語(yǔ)

提出了一種系統(tǒng)級(jí)后仿真驗(yàn)證平臺(tái)，并成功應(yīng)用于大規(guī)模數(shù)?；旌蟂oC的驗(yàn)證。驗(yàn)證環(huán)境基于Hsim與Ncsim建立的后仿真驗(yàn)證平臺(tái)，使用Verilog-cdl-Verilog仿真方法。仿真結(jié)果表明，在帶有數(shù)字/模擬模塊的SoC系統(tǒng)級(jí)后仿真驗(yàn)證中，用Verilog模塊替換一些復(fù)雜的影響仿真速度的模塊，可明顯加快仿真速度，改善工作效率。此外，在系統(tǒng)級(jí)對(duì)模塊進(jìn)行了功能和時(shí)序仿真，證明了該平臺(tái)具有可配置性、靈活性及可移植性等特點(diǎn)。

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胡小剛(1988－)，男，漢族，江蘇省南京市，碩士研究生，主要研究方向?yàn)榧呻娐吩O(shè)計(jì)，huxiaogang_230@126.com;

虞致國(guó)(1979－)，男，漢族，江西省萬(wàn)年市，副教授，碩士生導(dǎo)師，主要研究方向?yàn)榧呻娐吩O(shè)計(jì)與測(cè)試技術(shù)，yuzhg @139.com。

Design and Performance Analysis for Improved Algorithm Based on Logistic Chaotic Binary Sequences*

FAN Chunlei，DING Qun*
(Signal and Information Processing Key Laboratory，Heilongjiang University，Harbin 150080，China)

Abstract:Aiming at machine with finite precision would make digital chaotic binary sequences into similar short period sequences so that it lowers the security of chaotic encryption system for the problem.An improved algorithm is proposed with the purpose of overcoming the disadvantage，which combines Logistic chaotic sequences with Arnold transformation.Besides，some comparative experiments are done about autocorrelation and randomness of new binary sequences.Moreover，Digital image is encrypted and decrypted through this improved algorithm in the experiment，the results indicate that the new algorithm of Logistic chaotic sequences has a good performance on safety and has the ability to meet the requirements of confidential communication.

Key words:Chaotic system; Arnold transformation; MATLAB simulation; binary sequences; image encryption

doi:EEACC:614010.3969/j.issn.1005－9490.2015.04.009

收稿日期:2014－10－15修改日期:2014－11－01

中圖分類號(hào):TP302.1

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015)04－0754－05

項(xiàng)目來(lái)源:江蘇省自然科學(xué)基金項(xiàng)目(BK20130156);中央高校基本科研業(yè)務(wù)費(fèi)專項(xiàng)資金項(xiàng)目(JUSRP1026，JUSRP51323B);江蘇省科技廳產(chǎn)學(xué)研聯(lián)合創(chuàng)新資金項(xiàng)目(BY2013015－19);江蘇省六大人才高峰項(xiàng)目(DZXX－027);江蘇省普通高校研究生實(shí)踐創(chuàng)新計(jì)劃項(xiàng)目(SJZZ_0148)