馬雪松，姚靜波，解維奇，裴珊珊(．裝備學(xué)院研究生院，北京046;2．裝備學(xué)院航天裝備系，北京046;．東北財(cái)經(jīng)大學(xué)工商管理學(xué)院，遼寧大連602)

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運(yùn)載火箭時(shí)序仿真測試系統(tǒng)設(shè)計(jì)

馬雪松1，姚靜波2*，解維奇1，裴珊珊3
(1．裝備學(xué)院研究生院，北京101416;2．裝備學(xué)院航天裝備系，北京101416;3．東北財(cái)經(jīng)大學(xué)工商管理學(xué)院，遼寧大連116023)

摘要:檢測運(yùn)載火箭地面測試設(shè)備的方法種類繁多，方法復(fù)雜，測試周期較長。設(shè)計(jì)一種運(yùn)載火箭時(shí)序仿真測試系統(tǒng)，采用FPGA芯片的SOPC(可編程片上系統(tǒng))技術(shù)，基于全雙工USB 3．0控制芯片(CYUSB3014)完成上位機(jī)通信，單板模擬運(yùn)載火箭飛行過程中64路時(shí)序系統(tǒng)發(fā)出的時(shí)序信號(hào)和時(shí)串信號(hào)，對(duì)不同測試需求的地面測試設(shè)備進(jìn)行功能檢測和故障診斷。具有方法簡單，通用性好、精度等級(jí)高、通道數(shù)多的優(yōu)點(diǎn)，能有效提高地面測試設(shè)備在測試任務(wù)中的測試效率。

關(guān)鍵詞:運(yùn)載火箭;測試; USB 3．0; CYUSB3014; SOPC

地面測試設(shè)備進(jìn)行檢測時(shí)，傳統(tǒng)的方法存在以下幾點(diǎn)不足:

(1)測試方法復(fù)雜傳統(tǒng)箭機(jī)等效器只能輸出關(guān)鍵時(shí)序信號(hào)，時(shí)串信號(hào)需要各功能模塊配合箭機(jī)時(shí)序信號(hào)發(fā)出，且時(shí)間修改難度大，對(duì)測試系統(tǒng)檢測不具有通用性。各型號(hào)地面設(shè)備配套的測試儀器種類繁多，通用性差［3］。

(2)測試性能低采用分立的儀器或設(shè)備對(duì)各通道進(jìn)行測試，存在維護(hù)性差，人為誤差大等特點(diǎn)［4］。

(3)測試周期長通過設(shè)計(jì)獨(dú)立等效器［5］或其他檢定裝置進(jìn)行測試，往往測試通道數(shù)少，對(duì)于具有百路以上多通道地面設(shè)備的測試，工作量大，測試周期長。

(4)研發(fā)成本高不同型號(hào)運(yùn)載火箭存在不同地面測試設(shè)備，單獨(dú)設(shè)計(jì)配套測試儀器通用性較差，僅能滿足對(duì)應(yīng)地面測試設(shè)備的測試需求，導(dǎo)致當(dāng)前地面測試設(shè)備存在大量不同種類的檢測設(shè)備和儀器。

本文設(shè)計(jì)時(shí)序仿真測試系統(tǒng)對(duì)地面測試設(shè)備進(jìn)行檢測，具有測試方法簡單，通用性好，精度等級(jí)高，通道數(shù)多的優(yōu)點(diǎn)。

一直到四月一日，孫山才來電話，說：“小說家這樣寫，S決定先離開果城，得擺脫一切可能的盯梢者，吃過大虧了，不能重蹈覆轍。他找了一個(gè)清靜之所，閉關(guān)修煉——在云南香格里拉的建唐鎮(zhèn)隱居，那時(shí)還不叫香格里拉，叫中甸。他購買了十幾本如何成為一位私家偵探的書籍，潛心研讀，甚至旁涉了法學(xué)、心理學(xué)、刑偵學(xué)等相關(guān)學(xué)科，對(duì)擒拿格斗及槍械也略有興趣，還去散打俱樂部訓(xùn)練了三個(gè)月。一年多之后，他自信遠(yuǎn)非吳下阿蒙，萌生了開一家私家偵探社的想法。那個(gè)年月，以抓小三、討欠薪、刺探商業(yè)機(jī)密等為主要業(yè)務(wù)的私家偵探社游走于灰色地帶，在大城市像雨后春筍冒出來——”

1　設(shè)計(jì)框架和結(jié)構(gòu)

時(shí)序仿真測試系統(tǒng)模擬運(yùn)載火箭時(shí)序系統(tǒng)，發(fā)出64路時(shí)序信號(hào)和時(shí)串信號(hào)，同時(shí)可模擬噪聲時(shí)序信號(hào)，對(duì)地面測試設(shè)備進(jìn)行檢測。上位機(jī)可根據(jù)不同型號(hào)火箭靈活配置時(shí)序信息，通過USB 3．0接口傳送至下位機(jī)FPGA，經(jīng)驅(qū)動(dòng)放大模塊輸出，增加系統(tǒng)通用性。USB 3．0具有SS(Super-speed)傳輸模式，增加時(shí)序信號(hào)分辨率，提高了時(shí)間精度。FPGA采用SOPC(可編程片上系統(tǒng))技術(shù)進(jìn)行邏輯設(shè)計(jì)。FPGA根據(jù)所接收的指令和數(shù)據(jù)信號(hào)，發(fā)出被測系統(tǒng)所需時(shí)序信號(hào)，同時(shí)可模擬發(fā)出噪聲時(shí)序信號(hào)，由DAC和驅(qū)動(dòng)放大模塊將信號(hào)功率放大后輸出到負(fù)載電路。驅(qū)動(dòng)放大模塊主要采用ULN2803集成IC作為驅(qū)動(dòng)。外部單獨(dú)設(shè)計(jì)電源模塊，用于控制輸出的時(shí)序信號(hào)電壓幅值，滿足不同電壓等級(jí)時(shí)序信號(hào)的輸出，即可得到被測系統(tǒng)所需的時(shí)序信號(hào)和噪聲時(shí)序信號(hào)。設(shè)計(jì)總體框架如圖1所示。

圖1　時(shí)序仿真測試系統(tǒng)框架圖

1．1 USB 3．0控制器設(shè)計(jì)

1．1．1 USB 3．0芯片簡介

USB 3．0控制器采用Cypress公司的EZ-USB FX3 (CYUSB3014)控制芯片，可工作于SS模式，實(shí)現(xiàn)5 Gbit/s的理論傳輸速度。芯片內(nèi)嵌32 bit的ARM9處理器，最高工作頻率可達(dá)200 MHz。芯片內(nèi)嵌512 kbyte/256 kbyte SRAM用于存儲(chǔ)代碼、配置參數(shù)以及DMA通道數(shù)據(jù)緩存，USB接口含有32個(gè)EPS(16個(gè)輸入端點(diǎn)和16個(gè)輸出端點(diǎn))，同時(shí)可配置I2C、UART、SPI、I2S接口外設(shè)［6］。USB 3．0接口設(shè)計(jì)具有靈活性、可擴(kuò)展性等特點(diǎn)，其目的均是實(shí)現(xiàn)高速、可靠的數(shù)據(jù)傳輸，增加時(shí)序信號(hào)分辨率，提高時(shí)間精度。

1．1．2芯片外圍設(shè)計(jì)

系統(tǒng)所用USB接口采用Micro type B接口，該接口支持OTG(On-The-Go)功能，支持HNP(主機(jī)通令協(xié)議)和SRP(對(duì)話請(qǐng)求協(xié)議)以及ID引腳的檢測，設(shè)備可配置工作于A設(shè)備(主機(jī))或B設(shè)備(從機(jī))。

通過配置PMODE［2: 0］引腳為F11，配置EZFX3固件啟動(dòng)方式為USB boot模式［7］。外部接口關(guān)閉I2C、SPI、I2S接口，配置JTAG接口和UART接口。JTAG接口用于對(duì)EZ－FX3進(jìn)行測試和固件程序調(diào)試; UART接口輸出調(diào)試信息，如波特率設(shè)置、停止位奇偶校驗(yàn)設(shè)置等信息。EZ－FX3時(shí)鐘源通過配置FSLC［2: 0］為000，采用19．2MHz的無源晶振提供時(shí)鐘信號(hào)。數(shù)據(jù)傳輸模式通過固件配置設(shè)置為SS傳輸。

GPIFⅡ?yàn)楦咝阅芸删幊探涌?，其設(shè)計(jì)工程采用Cypress公司提供的GPIFⅡDesigner軟件完成設(shè)計(jì)，最后實(shí)現(xiàn)GPIFⅡ接口和FPGA的數(shù)據(jù)。指令、地址等信號(hào)的通信。EZ－FX3硬件結(jié)構(gòu)設(shè)計(jì)框圖如圖2所示。

圖2　EZ－FX3結(jié)構(gòu)框圖

GPIFⅡ通道為高性能的通用可編程接口，可實(shí)現(xiàn)256種編程狀態(tài)，接口頻率可達(dá)100 MHz［6］，采用GPIFⅡDesigner軟件實(shí)現(xiàn)接口狀態(tài)機(jī)的快速開發(fā)，通過GPIFⅡ接口實(shí)現(xiàn)數(shù)據(jù)交互。

為更好模擬運(yùn)載火箭飛行時(shí)序信號(hào)，設(shè)計(jì)運(yùn)載火箭飛行過程中的故障噪聲信號(hào)用于對(duì)地面測試設(shè)備故障診斷能力進(jìn)行檢測。為了保證PC對(duì)FPGA噪聲模塊的配置不影響PC機(jī)時(shí)序信號(hào)信息的傳輸，GPIFⅡ接口設(shè)計(jì)兩組數(shù)據(jù)傳輸通道進(jìn)行數(shù)據(jù)傳輸，用于提高數(shù)據(jù)傳輸效率和數(shù)據(jù)可靠性。第1組通道設(shè)計(jì)為Slavefifo傳輸模式，該模式用于時(shí)序信息的傳輸，數(shù)據(jù)傳輸位寬設(shè)計(jì)為32 bit，CLK為時(shí)鐘信號(hào)，SLOE、SLCS、SLWR、SLRD、PKTEND為EZ-FX的控制信號(hào)。2 bit地址總線是線程地址，該總線可根據(jù)所用線程數(shù)目也可配置為5 bit。標(biāo)志位FLAGA配置為DMA通道線程0溢出標(biāo)志位，F(xiàn)LAGB配置為線程1溢出標(biāo)出位。第2組信號(hào)為D［1: 0］、CMD、DATA信號(hào)。D［1: 0］通道為實(shí)現(xiàn)數(shù)據(jù)/指令復(fù)用通道，CMD、DATA為控制信號(hào)，控制D［1: 0］復(fù)用通道的輸出信號(hào)。采用GPIFⅡDesigner軟件設(shè)計(jì)GPIFⅡ硬件接口設(shè)計(jì)圖如圖3所示。

圖3　GPIFⅡ硬件接口設(shè)計(jì)圖

Slavefifo模式數(shù)據(jù)傳輸選用同步數(shù)據(jù)傳輸，同步時(shí)鐘信號(hào)通過PCLK管腳由FPGA內(nèi)部鎖相環(huán)輸出80 MHz時(shí)鐘信號(hào)。結(jié)合Slavefifo模式同步數(shù)據(jù)讀寫時(shí)序邏輯圖，采用GPIFⅡDesigner軟件平臺(tái)設(shè)計(jì)狀態(tài)轉(zhuǎn)換圖，結(jié)合狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)對(duì)應(yīng)的時(shí)序邏輯圖，GPIFⅡDesigner編譯通過后生成的、C文件，該文件為固件程序開發(fā)中不可缺少的文件［8］。GPIFⅡ接口寫狀態(tài)的狀態(tài)時(shí)序邏輯圖如圖4所示，將SLOE、SLRD、SLCS置于有效位時(shí)開始數(shù)據(jù)讀取狀態(tài)，Databus總線的數(shù)據(jù)信號(hào)滯后于地址總線3個(gè)周期，滯后與SLRD信號(hào)兩個(gè)周期。FLAGA、FLAGB配置為線程0線程1的標(biāo)志位，可根據(jù)需求配置為“full”、“not full”、“empty”、“not empty”等工作狀態(tài)。此處配置為“empty”、“not empty”。當(dāng)線程為空，F(xiàn)LGAA或FLAGB輸出標(biāo)志位為0，此時(shí)EZ－FX3不能向外讀出數(shù)據(jù)，當(dāng)線程存在數(shù)據(jù)，F(xiàn)LAGA或FLAGB輸出標(biāo)志位為1，此時(shí)外部處理器可讀出EZ－FX3內(nèi)部數(shù)據(jù)。

圖4　GPIFⅡ?qū)憼顟B(tài)時(shí)序邏輯圖

2．2 FPGA核心模塊設(shè)計(jì)

2．2．1 FPGA設(shè)計(jì)框圖

FPGA選用Altera公司的CycloneⅢ系列，型號(hào)為EP3C16F484N的芯片，基于SOPC(可編程片上系統(tǒng))技術(shù)設(shè)計(jì)，采用NIOS處理器，通過Avalon總線完成各外設(shè)及內(nèi)部模塊之間的數(shù)據(jù)交互。Quartus 9．0軟件平臺(tái)完成IP硬核調(diào)用和自定義內(nèi)部邏輯設(shè)計(jì)，實(shí)現(xiàn)64路時(shí)序信號(hào)輸出，同時(shí)可模擬含有噪聲的時(shí)序信號(hào)，對(duì)設(shè)備進(jìn)行故障診斷測試。SDRAM存儲(chǔ)器選用K4S641632芯片，EPCS存儲(chǔ)器用EPCS64I18N，EPCS芯片可存儲(chǔ)FPGA配置數(shù)據(jù)和NIOS處理器軟件程序，同時(shí)將程序引導(dǎo)到SDRAM中運(yùn)行。DAC芯片采用DAC5571，該芯片有高速I2C輸入的8 bit DAC，采用I2C接口進(jìn)行數(shù)據(jù)傳輸，DAC內(nèi)部完成串并轉(zhuǎn)換和數(shù)模轉(zhuǎn)換，可將噪聲數(shù)字編碼轉(zhuǎn)換為模擬量輸出。FPGA核心模塊設(shè)計(jì)圖如圖5所示。

圖5　FPGA核心模塊設(shè)計(jì)

2．2．2 FPGA組件邏輯設(shè)計(jì)

采用SOPC技術(shù)進(jìn)行設(shè)計(jì)，其中一個(gè)主要優(yōu)勢就是Altera公司SOPC Bulider提供了豐富的IP核，通過IP核的調(diào)用使得系統(tǒng)的設(shè)計(jì)變得簡單。時(shí)序仿真測試系統(tǒng)中SDRAM、EPCS、GPIO(通用接口)均可調(diào)用IP核完成組件設(shè)計(jì)，實(shí)現(xiàn)同NIOS處理器的通信。DAC數(shù)模轉(zhuǎn)換芯片和EZ－FX3結(jié)合其接口通信協(xié)議設(shè)計(jì)邏輯組件，并將組件封裝，通過Avalon總線實(shí)現(xiàn)和處理器及其他邏輯組件的通信。

(1) I2C接口IP核設(shè)計(jì)

DAC5571芯片采用I2C接口進(jìn)行數(shù)模通信，該接口可減少硬件資源消耗，節(jié)約FPGA的IO管腳等優(yōu)點(diǎn)。I2C接口硬件設(shè)計(jì)邏輯組件狀態(tài)轉(zhuǎn)換圖如圖6所示。邏輯模塊存在6個(gè)狀態(tài)，空閑狀態(tài)下通過Avalon總線片選信號(hào)選通后，由I2C_ high信號(hào)控制狀態(tài)機(jī)開始工作，同時(shí)該信號(hào)也可以控制狀態(tài)機(jī)的停止，使?fàn)顟B(tài)進(jìn)入Stop狀態(tài)。DAC芯片一次數(shù)模轉(zhuǎn)換需要I2C接口3 byte的數(shù)據(jù)寫入，狀態(tài)機(jī)采用3個(gè)狀態(tài)來實(shí)現(xiàn)，3個(gè)狀態(tài)間通過I2C_low觸發(fā)過渡。地址/控制狀態(tài)通過計(jì)數(shù)器1完成第1個(gè)字字節(jié)的寫入，該字節(jié)包含地址位和讀寫控制位; MSB數(shù)據(jù)狀態(tài)通過計(jì)數(shù)器2完成第2個(gè)字節(jié)的寫入，該字節(jié)包含控制位和數(shù)模裝換數(shù)據(jù)的高四位; LSB數(shù)據(jù)狀態(tài)通過計(jì)數(shù)器2完成第3個(gè)字節(jié)的寫入，該字節(jié)高四位為數(shù)模轉(zhuǎn)換數(shù)據(jù)低四位。3個(gè)字節(jié)寫完后由I2C_low和I2C_high決定是否繼續(xù)寫入數(shù)據(jù)。

圖6　FPGA核心模塊設(shè)計(jì)

(2) GPIFⅡ接口IP核設(shè)計(jì)

EZ－FX3外設(shè)的FPGA接口組件包含兩部分，用于完成兩個(gè)通道數(shù)據(jù)的傳輸，通道①為大量時(shí)序信號(hào)數(shù)據(jù)的傳輸，通道②為控制信號(hào)和噪聲編碼信號(hào)的傳輸。GPIFⅡ接口通道一采用Slavefifo工作模式配置，F(xiàn)PGA內(nèi)部設(shè)計(jì)對(duì)應(yīng)Slavefifo硬件邏輯組件用于控制EZ－FX3和FPGA時(shí)序信號(hào)的數(shù)據(jù)傳輸。Slavefifo工作模式包括同步和異步的讀寫模式，每種模式下各管腳的時(shí)序邏輯均不同。要提高數(shù)據(jù)傳輸速率，增加時(shí)序信息的分辨率，采用同步時(shí)序接口數(shù)據(jù)傳輸。硬件組件邏輯設(shè)計(jì)嚴(yán)格按照EZFX3接口時(shí)序圖和時(shí)序參數(shù)進(jìn)行設(shè)計(jì)［9］。硬件邏輯組件通過Verilog實(shí)現(xiàn)，利用Modelsim 6．3軟件平臺(tái)進(jìn)行時(shí)序仿真，仿真時(shí)序圖如圖7所示。Reset重置后，邏輯組件處于空閑狀態(tài)，通過Avalon總線片選信號(hào)啟動(dòng)和讀信號(hào)啟動(dòng)Slavefifo硬件邏輯組件，模塊內(nèi)設(shè)計(jì)32 bit的FIFO緩存EZ－FX3的數(shù)據(jù)，通過狀態(tài)機(jī)設(shè)計(jì)完成數(shù)據(jù)寫入FIFO以及讀出。PCLK為寫入時(shí)鐘，時(shí)鐘周期頻率為80 MHz，即GPIFⅡ接口Slavefifo模式在80 MHz下數(shù)據(jù)傳輸速率可達(dá)2．56 Gbit/s，CLK1為Avalon總線數(shù)據(jù)讀取時(shí)鐘，該時(shí)鐘可以控制數(shù)據(jù)讀取分辨率，在CLK1時(shí)鐘下，即可實(shí)現(xiàn)32 bit時(shí)序信號(hào)數(shù)據(jù)的讀取，數(shù)據(jù)通過Avalon總線經(jīng)GPIO接口輸出。同步時(shí)序讀數(shù)據(jù)工作模式下，32 bit接口數(shù)據(jù)信號(hào)比FIFOADDR［1: 0］地址信號(hào)延遲3個(gè)周期，比SLRD信號(hào)延遲兩個(gè)周期，故輸出信號(hào)dataout比datain信號(hào)延遲兩個(gè)周期。通過FLAGA和FLAGB為線程溢出標(biāo)志位，1為“not empty”，0為“empty”，當(dāng)FLAGA讀取空后，地址線0數(shù)據(jù)讀完，切換到線程1，開始讀取線程1數(shù)據(jù)。

通道二組件模塊噪聲控制器的主要作用是完成EZ－FX3和FPGA第2通道數(shù)據(jù)的傳輸，該通道的搭建目的是不影響通道一的數(shù)據(jù)傳輸速率，該通道具有數(shù)據(jù)量小、邏輯設(shè)計(jì)簡單的特點(diǎn)，輸入控制信號(hào)CMD、DATA控制輸入為控制信號(hào)還是噪聲數(shù)據(jù)信號(hào)，內(nèi)部設(shè)計(jì)FIFO，通過Avalon總線完成同處理器和I2C接口模塊的數(shù)據(jù)通信。

圖7　Slavefifo接口控制器時(shí)序仿真圖

2　軟件設(shè)計(jì)

時(shí)序仿真測試系統(tǒng)的軟件設(shè)計(jì)主要包括應(yīng)用程序、驅(qū)動(dòng)程序、固件程序設(shè)計(jì)［10］，其軟件設(shè)計(jì)模型如圖8所示。

圖8　軟件模型

應(yīng)用程序采用Visual studio設(shè)計(jì)，通過Cyusb．dll庫文件與操作系統(tǒng)通信，設(shè)備驅(qū)動(dòng)用于應(yīng)用程序和總線驅(qū)動(dòng)之間的數(shù)據(jù)交互，總線驅(qū)動(dòng)則是包含在計(jì)算機(jī)操作系統(tǒng)內(nèi)的驅(qū)動(dòng)，負(fù)責(zé)管理計(jì)算機(jī)和底層硬件設(shè)備的通信。硬件固件程序包含兩部分，EZ－FX3固件程序用于配置FX3芯片，F(xiàn)X3內(nèi)部的ARM芯片是基于Thread實(shí)時(shí)操作系統(tǒng)［5］，對(duì)FX3固件程序的開發(fā)采用Cypress的SKD開發(fā)包，開發(fā)環(huán)境用Ecliplse。FPGA固件程序有兩部分，配置FPGA內(nèi)部SOPC系統(tǒng)的硬件平臺(tái)配置文件和系統(tǒng)嵌入式應(yīng)用軟件，前者采用Quartus軟件開發(fā)，后者采用Nios IDE軟件進(jìn)行開發(fā)，之后將兩部分文件配置到EPCS芯片進(jìn)行固化。系統(tǒng)上電后進(jìn)行初始化，根據(jù)VID和PID搜索系統(tǒng)中的INI文件，通過INI文件實(shí)現(xiàn)設(shè)備驅(qū)動(dòng)程序的安裝。設(shè)備添加失敗則提示相應(yīng)錯(cuò)誤信息，添加成功則通過應(yīng)用程序?qū)r(shí)序信息和噪聲信息進(jìn)行參數(shù)配置，完成配置后即可通過應(yīng)用程序開始對(duì)時(shí)序信號(hào)進(jìn)行輸出。系統(tǒng)工作流程圖如圖9所示。

3　結(jié)果

通過通用計(jì)數(shù)器E312A對(duì)時(shí)序仿真測試系統(tǒng)時(shí)序信號(hào)的時(shí)間精度等級(jí)進(jìn)行結(jié)果檢定，E312A時(shí)間間隔測量范圍為0．25 μs至10 s，晶振精度達(dá)±5×10－8，精度等級(jí)較高。假定時(shí)序仿真測試系統(tǒng)通道1時(shí)序信號(hào)第1次高電平觸發(fā)時(shí)間節(jié)點(diǎn)為火箭點(diǎn)火信號(hào)時(shí)間節(jié)點(diǎn)，對(duì)各個(gè)通道時(shí)序的時(shí)間間隔進(jìn)行檢定，檢定結(jié)果精度等級(jí)可達(dá)到0．1 μs，由此可得時(shí)序仿真測試系統(tǒng)具有較高的時(shí)間精度。

4　結(jié)束語

運(yùn)載火箭時(shí)序仿真測試系統(tǒng)設(shè)計(jì)，可實(shí)現(xiàn)單板輸出64路時(shí)序脈沖信號(hào)和含有噪聲的脈沖信號(hào)對(duì)被測系統(tǒng)進(jìn)行功能檢測和故障診斷測試，輸出時(shí)序信息分辨率高，提高了時(shí)序信息精度，通過配置外接電源模塊控制信號(hào)輸出幅值，可實(shí)現(xiàn)不同電壓等級(jí)時(shí)序信號(hào)的輸出，滿足不同火箭型號(hào)對(duì)應(yīng)不同地面測試設(shè)備的測試需求。利用該測試系統(tǒng)，實(shí)現(xiàn)“即插即測”，具有測試速度快、測試方法簡單、通用性好、時(shí)序精度高等特點(diǎn)，對(duì)后續(xù)運(yùn)載火箭測試任務(wù)的順利進(jìn)行具有重要意義。

圖9　系統(tǒng)工作流程圖

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馬雪松(1989－)，男，四川冕寧人，碩士研究生，主要從事飛行器測試方向的研究，1071150758@ qq．com;

姚靜波(1969－)，男，甘肅甘谷人，副教授，主要從事測試技術(shù)方向的研究。

Design of Data Acquisition System Based on C/S Structure for High-Speed Railways Earthquake Early Warning*

TAN Chao*，SU Chao，ZHANG Haibin
(College of Electrical Engineering and New Energy，China Three Gorges University，Yichang Hubei 443002，China)

Abstract:24-bit data acquisition system is designed based on C/S structure for High-speed Railways earthquake early warning，the hardware of system contains control board and detachable data acquisition board．Control board is composed of STM32F407 microcontroller，SD memory card and Ethernet interface，the main function of control board contains data sampling control，storage and transmission; data acquisition board is composed of FPGA control board and 6-ch 24-bit sampling card，which functions include data sampling，packing and transmission．The C/S structure software is achieved by transplanting LwIP in server，implementing network function by LabVIEW in client，which function include remote parameter setting and data waveform display．The test result shows that: the acquisition system channel consistency is good，and the SNR is better than 140dB on the condition of 200 sample/s sampling rate．

Key words:high-speed Railways earthquake early warning; C/S structure; data acquisition system; synchronization sampling; FPGA

doi:EEACC: 7210G10．3969/j．issn．1005－9490．2015．02．042

收稿日期:2014－04－27修改日期: 2014－05－27

中圖分類號(hào):TN79．1; TP206．1

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015) 02－0436－06