宋慧濱，梁　雷，王永平，李　菲，孫偉峰(東南大學(xué)國家專用集成電路工程技術(shù)研究中心，南京210096)

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基于延遲鎖定環(huán)技術(shù)的數(shù)字脈寬調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)

宋慧濱*，梁雷，王永平，李菲，孫偉峰
(東南大學(xué)國家專用集成電路工程技術(shù)研究中心，南京210096)

摘要:介紹了一種新型的基于數(shù)字延遲鎖定環(huán)DLL(Delay Lock Loop)技術(shù)的混合數(shù)字脈寬調(diào)制器DPWM(Digital Pulse Width Modulator)結(jié)構(gòu)，該結(jié)構(gòu)用可編程延遲單元PDU(Programmable Delay Unit)構(gòu)成延遲線，通過DLL調(diào)節(jié)算法，動(dòng)態(tài)地調(diào)整PDU的延遲時(shí)間，從而消除了延遲線的延遲時(shí)間受工藝、溫度、工作電壓的影響，提高了PWM的調(diào)節(jié)線性度，適用于數(shù)字控制開關(guān)式電源SMPS(Switched-Mode Power Supply)，可以大幅度的提升系統(tǒng)的性能。同時(shí)，此種結(jié)構(gòu)的DPWM適合FPGA驗(yàn)證和流片實(shí)現(xiàn)。采用CMOS 0．18 μm工藝對(duì)所提出的結(jié)構(gòu)進(jìn)行了設(shè)計(jì)與實(shí)現(xiàn)，DPWM占用面積0．045 7 mm2，芯片測試結(jié)果非常好，可以進(jìn)行工程應(yīng)用。

關(guān)鍵詞:開關(guān)電源;數(shù)字脈寬調(diào)制;數(shù)字延遲鎖定環(huán);可編程延遲單元

隨著數(shù)字控制開關(guān)電源已成為各大公司和科研機(jī)構(gòu)的研究熱點(diǎn)，出現(xiàn)了多種DPWM結(jié)構(gòu)，各種結(jié)構(gòu)都有自身相應(yīng)的應(yīng)用場合。DPWM模塊在數(shù)字控制電源中起到DAC的作用，輸入信號(hào)是補(bǔ)償電路輸出的占空比命令信號(hào)，輸出是脈寬調(diào)制信號(hào)。PWM的調(diào)節(jié)精度直接影響輸出電壓紋波，所以DPWM模塊的研究有很大的工程應(yīng)用和理論指導(dǎo)價(jià)值［1－3］。

本文首先介紹了幾種傳統(tǒng)的DPWM實(shí)現(xiàn)結(jié)構(gòu)和他們的應(yīng)用場合［4］;第2部分給出了基于DLL技術(shù)的DPWM的設(shè)計(jì)及仿真結(jié)果，包括QuartusⅡ仿真、前仿真、版圖以及后仿真信息;第3部分是芯片測試波形，最后一部分為結(jié)論。

1　傳統(tǒng)的DPWM結(jié)構(gòu)

1．1計(jì)數(shù)器方式

計(jì)數(shù)器形式是理想的DPWM的實(shí)現(xiàn)方式，可以實(shí)現(xiàn)百分百的PWM調(diào)節(jié)線性度，達(dá)到非常高的性能［5，6］，計(jì)數(shù)器的計(jì)數(shù)頻率［7］為:

其中fo是開關(guān)頻率，n是所要求的DPWM的分辨率，可以得出:計(jì)數(shù)器的計(jì)數(shù)頻率是按照2的冪次方形式增長的，當(dāng)開關(guān)頻率達(dá)到MHz，fs可以達(dá)到百兆，如:

現(xiàn)今的DSP或者FPGA是很難達(dá)到如此高的頻率?？梢钥闯?，計(jì)數(shù)器形式的DPWM適用于開關(guān)頻率比較低的場合，可以達(dá)到很高的性能，其原理圖如圖1所示。

圖1　計(jì)數(shù)器形式DPWM原理圖

1．2延遲線方式

延遲線DPWM的功耗是所有DPWM實(shí)現(xiàn)方式中最小的，這是其最大的優(yōu)點(diǎn)［6，8］。但是，延遲線有兩個(gè)缺點(diǎn): (1)如果時(shí)間分辨率是ts，DPWM的分辨率是n bit，單個(gè)延遲單元的延遲時(shí)間為to(to≤ts)，那么需要的延遲單元的個(gè)數(shù)為:

可以看出，當(dāng)DPWM分辨率要求很高時(shí)，延遲線方式所需要的延遲單元的個(gè)數(shù)按照2的冪次方方式增長。如:開關(guān)頻率是1 MHz，DPWM分辨率為9 bit，時(shí)間分辨率ts=1 μs/512=1．953 ns，假如延遲單元的延遲時(shí)間是0．4 ns，那么需要的延遲單元的個(gè)數(shù)是:

此數(shù)值會(huì)隨著工藝尺寸的減小、DPWM分辨率的提高遞增，會(huì)有很大的面積開銷。其次，PVT特性不理想，標(biāo)準(zhǔn)延遲單元的延遲時(shí)間會(huì)隨著PVT的改變而變化，導(dǎo)致了PWM調(diào)節(jié)的非線性，使得系統(tǒng)性能降低。

可以看出，由于延遲線DPWM面積大和調(diào)節(jié)非線性的缺點(diǎn)，在實(shí)際應(yīng)用中很少單獨(dú)使用。延遲線形式DPWM的原理圖如圖2所示。

圖2　延遲線形式DPWM原理圖

1．3混合形式DPWM

計(jì)數(shù)器方式和延遲線方式兩種DPWM實(shí)現(xiàn)方法都有缺點(diǎn)，在DC-DC應(yīng)用中很少單獨(dú)應(yīng)用，混合型DPWM平衡了面積和功耗，應(yīng)用非常廣泛［9］。

混合型DPWM結(jié)合了計(jì)數(shù)器結(jié)構(gòu)和延遲線結(jié)構(gòu)的優(yōu)點(diǎn)，同時(shí)又避免了兩種調(diào)制方式的缺點(diǎn)，達(dá)到面積和功耗的平衡?；旌闲虳PWM利用計(jì)數(shù)器進(jìn)行粗調(diào)節(jié)，延遲線進(jìn)行細(xì)調(diào)節(jié)實(shí)現(xiàn)所需功能。但是，由于該結(jié)構(gòu)中用到了延遲線，所以也會(huì)出現(xiàn)延遲單元的延遲時(shí)間受到PVT的影響，降低了PWM的調(diào)節(jié)線性度。混合型DPWM原理圖如圖3所示。

圖3　混合形式DPWM原理圖

2　DLL DPWM設(shè)計(jì)與仿真

為了解決傳統(tǒng)混合型DPWM的PWM調(diào)節(jié)非線性的問題，本文提出了一種基于DLL技術(shù)的DPWM結(jié)構(gòu)，如圖4所示，有效的解決了該問題。

圖4　DLL DPWM原理圖

圖5　DLL DPWM設(shè)計(jì)頂層原理圖

其工作原理和傳統(tǒng)的混合型DPWM結(jié)構(gòu)類似，所不同的是將原來的延遲線用DLL控制器和振蕩環(huán)替換。本設(shè)計(jì)分為4個(gè)模塊:控制信號(hào)產(chǎn)生電路、振蕩電路、清零信號(hào)產(chǎn)生電路和PWM輸出邏輯電路，圖5所示為全數(shù)字DLL型DPWM電路系統(tǒng)頂層原理圖。

2．1控制信號(hào)產(chǎn)生電路

控制信號(hào)產(chǎn)生電路的原理圖如圖6所示，輸入32 MHz的系統(tǒng)時(shí)鐘經(jīng)過一個(gè)5分頻器之后輸出6．4 MHz的時(shí)鐘，此6．4 MHz的時(shí)鐘作為一個(gè)6 bit計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘，計(jì)數(shù)器的輸出值和占空比命令信號(hào)的高6位進(jìn)行比較，用于產(chǎn)生PWM清零信號(hào)，同時(shí)進(jìn)行位或操作產(chǎn)生100 kHz的時(shí)鐘信號(hào)，此時(shí)鐘信號(hào)的上升沿拉高PWM。

2．2振蕩電路

圖6　控制信號(hào)產(chǎn)生電路原理圖

振蕩電路的原理如圖7所示，輸入的時(shí)鐘信號(hào)clk_6_4M觸發(fā)振蕩電路進(jìn)行振蕩，經(jīng)過DLL的調(diào)節(jié)作用，最后輸出相位差恒定的7路脈沖信號(hào)，此7路脈沖信號(hào)和clk_6_4M信號(hào)將一個(gè)1個(gè)6．4 MHz的時(shí)鐘周期均分為8等分，作為后續(xù)多路選擇器的輸入信號(hào)，實(shí)現(xiàn)DPWM低三位的分辨率［10］。主要包括可編程的延時(shí)單元線(PDU_line)和DLL控制器兩大部分。

PDU工作原理由多個(gè)延遲單元構(gòu)成一個(gè)延遲線電路，從延遲單元后引出多路延遲信號(hào)輸出，具體的延遲單元的個(gè)數(shù)由具體的工藝和所需要的延遲時(shí)間決定。根據(jù)本次選擇的工藝，選擇16個(gè)延遲單元。圖8為第n個(gè)PDU電路原理圖。

圖7　DLL振蕩電路原理圖

圖8　PDU電路原理圖

DLL控制器工作過程:以振蕩電路輸出的最后一路脈沖信號(hào)Q8的上升沿作為采樣信號(hào)，采樣clk_6_ 4M的基準(zhǔn)時(shí)鐘信號(hào)，如果采樣到低電平，說明可編程延遲單元的總延遲時(shí)間不夠，需要加大總延遲，如果采樣到高電平，說明可編程延遲單元的總延遲時(shí)間過大，需要減小總延遲。在本設(shè)計(jì)中，有8個(gè)PDU，每個(gè)PDU中可調(diào)節(jié)的延時(shí)單元數(shù)為16個(gè)，因此，每個(gè)PDU的延遲時(shí)間控制端口需要4bits，那么控制模塊就需要輸出32 bit(8×4 bit)的控制字。

本設(shè)計(jì)采用移位寄存器的方法來實(shí)現(xiàn)DLL控制算法:控制寄存器(control_reg)初始化值是32’b1000 _0000_0000_0000_0000_0000_0000_0000，當(dāng)需要增大延遲時(shí)，control_reg算術(shù)右移一位，這樣就增大了控制字‘1’的數(shù)目，也就相應(yīng)的增大了PDU的總延遲;當(dāng)需要減小延遲時(shí)，control_reg算術(shù)左移一位，這樣就減少了control_reg中的‘1’的數(shù)目，也就相應(yīng)的減小了可編程延遲單元的總延遲。

Verilog HDL代碼運(yùn)用綜合編譯DC(Design Compile)后，得到與制造工藝相關(guān)的門級(jí)電路網(wǎng)表，然后利用Hsim仿真軟件仿真，圖9所示為軟件仿真得到的仿真時(shí)序圖。由圖可以看出‘1’信號(hào)從sel1［2］往右移，延遲時(shí)間加大，直到‘1’信號(hào)移至sel6［3］，使得其在‘1’和‘0’之間跳變，表示Q［8］信號(hào)的相位和參考時(shí)鐘clk_6_4M保持一致，延時(shí)已經(jīng)滿足要求達(dá)到了DLL的目的。

圖9　振蕩電路仿真時(shí)序圖

2．3清零信號(hào)產(chǎn)生電路和輸出邏輯電路

圖10所示為清零信號(hào)產(chǎn)生電路與PWM輸出邏輯電路原理圖，在每個(gè)比較周期的開始，即控制信號(hào)產(chǎn)生電路的計(jì)數(shù)器輸出duty_MSB［5: 0］為0時(shí)刻，通過對(duì)D觸發(fā)器的是終端產(chǎn)生一個(gè)上升沿信號(hào)，將PWM信號(hào)置高電平VDD，此高電平維持到PWM_clr信號(hào)有效，然后將PWM信號(hào)下拉至低電平; PWM_clr信號(hào)為清零信號(hào)產(chǎn)生電路的輸出，該部分的工作原理和混合型結(jié)構(gòu)DPWM電路類似。

圖10　清零信號(hào)產(chǎn)生電路與PWM輸出邏輯電路原理圖

2．4系統(tǒng)版圖及后仿真結(jié)果

系統(tǒng)版圖如圖11所示。占用面積是0．045 7 mm2。

圖11　DLL DPWM版圖

占空比分別為0、32%、100%的仿真波形分別如圖12～圖14所示。

圖12　占空比為0的PWM波形

圖13　占空比為32%的仿真

圖14　占空比為100%的仿真

3　芯片測試結(jié)果

芯片的測試結(jié)果如表1所示。

表1　芯片測試結(jié)果

用MATLAB進(jìn)行擬合，得出如圖15的波形，圖15中，‘*’為理想曲線，‘□’為實(shí)測曲線，可以看出，PWM的調(diào)節(jié)線性度是非常好的，接近1。

圖15　實(shí)測和理想擬合曲線

4　結(jié)論

本文介紹了一種新型的全數(shù)字DLL DPWM結(jié)構(gòu)，并且予以了設(shè)計(jì)與實(shí)現(xiàn)，實(shí)測結(jié)果性能非常好，可以進(jìn)行工程應(yīng)用。對(duì)于不同的應(yīng)用場合，如高頻高分辨率，需要其它結(jié)構(gòu)的DPWM，所以對(duì)DPWM的研究具有很高的理論指導(dǎo)和工程應(yīng)用價(jià)值。

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宋慧濱(1963－)，女，漢族，高級(jí)工程師，大學(xué)本科，工作單位東南大學(xué)國家專用集成電路工程技術(shù)研究中心，主要研究微電子學(xué)方向，shb@ seu．edu．cn。

Design of SDR FM Receiver Based on FPGA

ZHANG Juntao*，XUE Ying，AI Chunyan
(Shaanxi University of Science and Technology Institute of Electric and Information Engineering，Xi’an 710021，China)

Abstract:The high operating frequency of the traditional receiver and related equipment made by analog components leads to high requirements of the component parameters and circuit layout．Focused on this problem，a new method is presented by using a high-speed digital processor chip FPGA as an important part of the receiver，combined the simple peripheral hardware circuit into the complete receiver．FPGA differential I/O pins can be used as a comparator to complete the conversion function; the method of invocating IP core in Vivado integrated design environment can realize the digital down-conversion and signal demodulation function．The experimental results show that，the system has the characteristics of low cost，fast response，high reliability．

Key words:software radio; digital signal processing; FPGA; digital to analog conversion; IP core; receiver

doi:EEACC:625010．3969/j．issn．1005－9490．2015．02．021

收稿日期:2013－07－02修改日期: 2013－07－25

中圖分類號(hào):TN761．9

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015) 02－0327－05