李二亮，張立軍，李有忠，張其笑，姜 偉，胡玉青

（蘇州大學(xué) 城市軌道交通學(xué)院，江蘇 蘇州 215000）

根據(jù)ITRS的預(yù)測(cè)，到2014年，存儲(chǔ)器面積將占芯片面積的94%[1]。SRAM作為主要的存儲(chǔ)器類(lèi)型之一，具有速度快、功耗低等特點(diǎn)，多年來(lái)被廣泛應(yīng)用于各種場(chǎng)合。

SRAM進(jìn)行讀操作時(shí)，為了提高速度、降低功耗，通常情況下，只需要在位線電壓差達(dá)到一定值時(shí)打開(kāi)靈敏放大器，就可以保證存儲(chǔ)數(shù)據(jù)被正確讀取，在這過(guò)程中，控制靈敏放大器開(kāi)關(guān)的電路是讀操作跟蹤電路。對(duì)于傳統(tǒng)型讀操作跟蹤電路，工藝參數(shù)偏差和溫度波動(dòng)都會(huì)對(duì)其產(chǎn)生一定的影響，導(dǎo)致SRAM可靠性和性能的降低。為了解決這個(gè)問(wèn)題，本文基于補(bǔ)償電路，在傳統(tǒng)型SRAM讀操作電路的基礎(chǔ)上，提出了一種改進(jìn)型的SRAM讀操作跟蹤電路，有效地減小了工藝參數(shù)偏差和溫度對(duì)SRAM讀操作所帶來(lái)的影響。

1 傳統(tǒng)的SRAM跟蹤電路

6T存儲(chǔ)單元是SRAM電路中最常用的結(jié)構(gòu)，如圖1所示。MP1和MN3，MP2和MN4分別構(gòu)成兩個(gè)反相器，首尾相接形成了一個(gè)鎖存器，使在不斷電的情況下，能夠鎖存住節(jié)點(diǎn)nv0和nv1的數(shù)據(jù)。

圖1 SRAM 6T存儲(chǔ)單元結(jié)構(gòu)Fig.1 6T SRAM storage cell

當(dāng)SRAM進(jìn)行讀操作時(shí)，位線(BL,BLB)預(yù)充至高電平，WL拉高，MN5和MN6打開(kāi)，設(shè)節(jié)點(diǎn)nv1處存儲(chǔ)'1'，則節(jié)點(diǎn)nv0處為'0'。因此，MN3和MP2打開(kāi)，MN4和MP1關(guān)閉。BL通過(guò)MN3和MN5放電，而B(niǎo)LB則維持在高電平，兩條位線之間的電壓差ΔV通過(guò)靈敏放大器放大至輸出端口。通常情況下，只需在ΔV達(dá)到靈敏放大器的最小分辨電壓時(shí)，將其打開(kāi)一段時(shí)間即可[2]。過(guò)早或過(guò)晚打開(kāi)，分別會(huì)造成讀出數(shù)據(jù)錯(cuò)誤和讀出速度降低、功耗增大等問(wèn)題。因此，在SRAM中，讀操作跟蹤電路起著十分重要的作用。

圖2（a）為傳統(tǒng)的SRAM跟蹤電路框圖，為了便于闡述，實(shí)際電路中的某些電路被省略。傳統(tǒng)的SRAM跟蹤追蹤字線（DWL），時(shí)序追蹤位線（DBL），時(shí)序追蹤單元（Dummy cell），以及時(shí)序控制電路（FSM Logic）。

傳統(tǒng)的SRAM讀操作跟蹤電路的工作原理主要是，讀操作開(kāi)始時(shí)，字線（WL）和時(shí)序追蹤字線同時(shí)被拉至高電平，則與其相連的SRAM cell和Dummy cell被激活，其中Dummy cell可視為預(yù)存某一已知數(shù)據(jù)的SRAM cell。時(shí)序追蹤字線（DBL）與位線BL開(kāi)始放電，當(dāng)DBL電壓降低到FSM Logic電路的觸發(fā)電壓ΔV1時(shí)，F(xiàn)SM Logic電路會(huì)產(chǎn)生一個(gè)靈敏放大器驅(qū)動(dòng)信號(hào)（SAEN），來(lái)控制SA的開(kāi)閉，使之輸出讀出數(shù)據(jù)[3]。另外，可以通過(guò)改變DWL上連接的Dummy cell的個(gè)數(shù)來(lái)控制DBL的下降速度，從而控制SA的打開(kāi)時(shí)間。時(shí)序關(guān)系如圖 2（b）所示。

圖2 傳統(tǒng)讀操作跟蹤電路方案Fig.2 The scheme of common read tracking circuit for SRAM

考慮到工藝偏差，在CMOS工藝中，一般將晶體管分為快速（FAST）、典型（Typical）、慢速（Slow），對(duì)應(yīng)有快速 NMOS（FN）、典型 NMOS（TN）、慢速 NMOS（SN），對(duì) PMOS 同樣適用。當(dāng)WL和DWL同時(shí)打開(kāi)，BL路徑上放電時(shí)間是DBL路徑和SAEN路徑上延時(shí)的總和，即圖2（a）中，Tbl=T1+T2。由SRAM讀操作原理可以知道，BL路徑和DBL路徑放電時(shí)間是主要由NMOS放電速度決定。SAEN路徑延時(shí)是由NMOS和PMOS起主要作用。因此，PMOS的工藝偏差對(duì)于圖2（b）中SA讀取SRAM cell位線差ΔV的影響不可忽略[4]。在工藝拐點(diǎn)PFNS，即快速PMOS和慢速NMOS，ΔV很有可能最小，并且與在工藝拐點(diǎn)PSNF下的ΔV差距過(guò)大。使得在最差工藝拐點(diǎn)情況下，設(shè)計(jì)裕度過(guò)大，直接影響到SRAM讀取速度的優(yōu)化，并給良率的提高帶來(lái)不利地影響。

另外，由于同一組位線上處于空閑狀態(tài)的SRAM cell有漏電流的存在，BLB電平被緩慢的拉低，圖2（b）中兩條位線的電位差增大速度減緩，導(dǎo)致SA讀取的位線差ΔV比理想情況的要小[5]。當(dāng)溫度升高，漏電流將隨之增大，BLB電平被拉低的更快，以至于有可能因?yàn)棣過(guò)小，而使SA讀取錯(cuò)誤數(shù)據(jù)。

隨著SRAM往低功耗趨勢(shì)發(fā)展，工作電壓VCC隨之逐漸降低，使上述兩種情況給SRAM良率的提高帶來(lái)了越來(lái)越大的影響[6-7]。如何解決上述兩個(gè)問(wèn)題是本文接下來(lái)的主要內(nèi)容。

2 改進(jìn)型SRAM讀操作跟蹤電路

圖3所示為所設(shè)計(jì)SRAM讀操作跟蹤電路框圖。針對(duì)工藝拐點(diǎn)偏差以及溫度對(duì)SRAM讀操作的影響，在傳統(tǒng)跟蹤電路的時(shí)序跟蹤位線DBL上分別加入了兩個(gè)補(bǔ)償電路：工藝拐點(diǎn)補(bǔ)償電路（Corner compensation）和溫度補(bǔ)償電路（Temperature compensation）。

圖3 改進(jìn)型SRAM讀操作跟蹤電路Fig.3 Proposed read tracking circuit for SRAM

2.1 工藝拐點(diǎn)補(bǔ)償電路

工藝拐點(diǎn)補(bǔ)償電路的原理是，在PMOS為快速的情況下，通過(guò)對(duì)DBL補(bǔ)償一定的電流，來(lái)延遲DBL觸發(fā)FSM Logic，給BL更多的放電時(shí)間，最終達(dá)到增大ΔV的目的。減小不同工藝拐點(diǎn)之間ΔV的差距，降低讀出數(shù)據(jù)對(duì)工藝拐點(diǎn)的靈敏度，達(dá)到提高SRAM良率的目的。

具體電路如圖4所示，由3個(gè)PMOS晶體管MP3、MP4和MP5構(gòu)成。DBL被預(yù)充為高電平，晶體管MP3關(guān)閉。晶體管MP4和MP5柵極接地，一直處于打開(kāi)狀態(tài)，形成了一個(gè)通路。因此產(chǎn)生電流itotal給DBL提供補(bǔ)償電流。DBL因?yàn)橥ㄟ^(guò)Dummy cell放電，電平逐漸降低，當(dāng)DBL電位降到一定程度時(shí)，晶體管MP3打開(kāi)，形成了一條與MP5分流的通路，因此產(chǎn)生電流ibranch流過(guò)MP3。隨著DBL電位下降的越低，流經(jīng)晶體管MP3的電流ibranch越大，這樣，注入到DBL的補(bǔ)償電流icompensation1增速越低，能夠保證FSM Logic模塊能夠正常的被觸發(fā)，使讀操作正常的進(jìn)行下去。

圖4 工藝拐點(diǎn)補(bǔ)償電路Fig.4 Corner compensation circuit

根據(jù)MOS理論可知，當(dāng)PMOS為快速時(shí)，較其他工藝拐點(diǎn)，圖4中提供到DBL的補(bǔ)償電流icompensation1更大，使DBL下降到0的所需時(shí)間更長(zhǎng)，因此，BL在該工藝拐點(diǎn)放電時(shí)間被延長(zhǎng)的更多，使圖4中所得到的ΔV比傳統(tǒng)電路中得到的增大了許多，而在其他工藝拐點(diǎn)下，由于補(bǔ)償電流相對(duì)較小，ΔV的增量也較小。因此，工藝拐點(diǎn)補(bǔ)償電路縮小了不同工藝拐點(diǎn)ΔV的差值，減小了工藝拐點(diǎn)對(duì)ΔV的影響。

2.2 溫度補(bǔ)償電路

與工藝拐點(diǎn)補(bǔ)償電路工作原理類(lèi)似，溫度補(bǔ)償電路的工作原理是，在一定溫度下，通過(guò)給時(shí)序追蹤位線DBL補(bǔ)償一定的電流，延遲DBL觸發(fā)FSM Logic，增加位線BL放電時(shí)間，這樣，保證位線差ΔV足夠大，從而保證讀出數(shù)據(jù)的準(zhǔn)確性，提高SRAM良率。

溫度補(bǔ)償電路，如圖5所示，晶體管MP6和MP7構(gòu)成了一個(gè)電流鏡結(jié)構(gòu)，這兩個(gè)PMOS長(zhǎng)度相同，假設(shè)寬度比滿足一定的比例為n。MP6的漏極連接至DBL。MP7的漏極接有一組個(gè)NMOS，個(gè)數(shù)與同組位線上SRAM cell個(gè)數(shù)對(duì)應(yīng)。NMOS的柵極和源極均接地，處于閉合狀態(tài)，產(chǎn)生漏電流ileakage1，ileakage2，ileakage3…。 MP7 漏極電流為各 NMOS 漏電流的總和，即ileakage=ileakage1+ileakage2+ileakage3+…。 由于溫度越高，NMOS產(chǎn)生的漏電流越大，因此，MP7漏極電流ileakage也越大，當(dāng)ileakage增大到一定值時(shí)，電流鏡被啟動(dòng)。由電流鏡的相關(guān)原理可知，MP6的漏極會(huì)產(chǎn)生鏡像電流，即向DBL提供的補(bǔ)償電流icompensation2，并且，icompensation2與 ileakage滿足 icompensation2=n*ileakage的關(guān)系式。當(dāng)溫度越高時(shí)，icompensation2越大，DBL被延長(zhǎng)的放電時(shí)間越長(zhǎng)，相比較相同溫度下的傳統(tǒng)跟蹤電路而言，得到的位線差ΔV越大。因此，圖5中所示的溫度補(bǔ)償電路可以有效的減小了溫度對(duì)靈敏放大器輸入位線差ΔV的影響。

圖5 溫度補(bǔ)償電路Fig.5 Temperature compensation circuit

3 仿真分析

基于SMIC 40 nm工藝，用HSPICE對(duì)上述設(shè)計(jì)的SRAM讀操作跟蹤電路進(jìn)行模擬，并測(cè)得讀操作時(shí)，在不同工藝拐點(diǎn)（PFNF， PTNT， PSNS， PFNS， PSNF），不同溫度（125 ℃，-40℃），工作電壓為1.1 V，靈敏放大器SA讀取的（BL，BLB）位線電壓差，如表1所示。

表1中，COM表示傳統(tǒng)跟蹤電路，OP1表示在跟蹤電路中僅工藝拐點(diǎn)補(bǔ)償電路工作，OP2表示在跟蹤電路中僅使用溫度補(bǔ)償電路工作，OP1+OP2所設(shè)計(jì)兩個(gè)補(bǔ)償電路均工作。

表1 各工藝拐點(diǎn)和溫度下位線電壓差Tab.1 ΔV for the proposed read tracking circuit and the common read tracking circuit（mV）

從表1中的第2列和第3列，可以清楚的看出對(duì)于溫度為125℃下的各工藝拐點(diǎn)，采用工藝拐點(diǎn)補(bǔ)償電路前后，靈敏放大器SA讀入位線電壓差ΔV得到了提高，縮小了不同工藝拐點(diǎn)之間ΔV的差距，尤其是PFNS和PSNF之間的差值。通過(guò)對(duì)第2列和第4列的對(duì)比，可以看出，對(duì)于各工藝拐點(diǎn)，采用溫度補(bǔ)償電路，ΔV也得到了一定的提高，說(shuō)明溫度補(bǔ)償電路在一定程度上減小了漏電流的影響。并且在125℃下的補(bǔ)償效果比-40℃效果更明顯。最后，比較第2列和第5列，當(dāng)跟蹤電路中同時(shí)采用了溫度補(bǔ)償電路和工藝拐點(diǎn)補(bǔ)償電路之后，對(duì)于不同工藝拐點(diǎn)和溫度的情況下，ΔV的差距進(jìn)一步減小。

圖6 補(bǔ)償前后ΔV分布對(duì)比Fig.6 The distribution of in common read tracking circuit are compared with that in the proposed read tracking circuit calculated by monte carlo simulation with 10 000 samples

圖6 所示為在125℃，工作電壓為1.1 V的情況下，補(bǔ)償前后，分別通過(guò)10 000次蒙特卡羅仿真所得的ΔV分布的柱狀圖。從圖中可以看出，靈敏放大器SA的輸入位線差ΔV基本服從正態(tài)分布，并且，增加補(bǔ)償電路后，分布整體向右偏移，分布范圍變窄。表2為蒙特卡羅仿真的部分統(tǒng)計(jì)結(jié)果，第1列和第2列分別為補(bǔ)償前后ΔV的均值和標(biāo)準(zhǔn)差，補(bǔ)償后的均值變大，標(biāo)準(zhǔn)差變?。坏?列為累積概率為99.73%ΔV的3σ分布區(qū)間，補(bǔ)償后，3σ分布空間的長(zhǎng)度變短。因此，圖6和表2的仿真結(jié)果和統(tǒng)計(jì)數(shù)據(jù)，說(shuō)明所設(shè)計(jì)的工藝拐點(diǎn)補(bǔ)償電路和溫度補(bǔ)償電路有效的減小了靈敏放大器SA輸入ΔV對(duì)工藝拐點(diǎn)和溫度的敏感度。

表2 蒙特卡羅仿真統(tǒng)計(jì)結(jié)果（mv）Tab.2 Part statistics of 10000 monte carlo simulation runs

4 結(jié) 論

基于工藝拐點(diǎn)補(bǔ)償電路和溫度補(bǔ)償電路，本文提出了一種新型SRAM讀操作跟蹤電路。該電路可以根據(jù)工藝拐點(diǎn)和溫度的不同，對(duì)傳統(tǒng)讀操作跟蹤電路時(shí)序跟蹤字線DBL補(bǔ)償不同的電流，從而減小了不同工藝拐點(diǎn)和溫度下靈敏放大器SA輸入位線差ΔV的差別。在SMIC 40nm CMOS工藝下進(jìn)行仿真，并對(duì)補(bǔ)償前后進(jìn)行了比較，結(jié)果表明，補(bǔ)償電路明顯改善了SRAM讀操作的穩(wěn)定性和可靠性。將所設(shè)計(jì)補(bǔ)償電路運(yùn)用到SRAM電路設(shè)計(jì)中，可提高SRAM良率。

[1]Raj B，Saxena A K，Dasgupta S.Nanoscale FinFET based SRAM cell design:analysis of performance metric，process variation，underlapped FinFET and temperature effect[J].IEEE Circuits and Systems Magazine，2011:38-50.

[2]Lai Y C，Huang SY.Robust SRAM design via BIST-assisted timing-tracking （BATT） [J].IEEE Journal of Solid-State Circuits，2009，44 （2）:642-649.

[3]Arslan U，Mccartney M P，Bhargava M，et al.Variationtolerant SRAM sense-amplifier timing using configurable replica bitlines[C]//IEEE 2008 Custom Integrated Circuits Conference.San Jose， America，2008:415-418.

[4]Nho H，Yoon SS，Wong S.S，et al.Numerical estimation of Yield in Sub-100-nm SRAM Design Using Monte Carlo Simulation[J].IEEE Transactions on Circuits and Systems—II:Express Briefs，2008，55（9）:907-910.

[5]Yabuuchi M，Nii K，Tsukamoto Y，et al.A 45 nm lowstandby-power embedded SRAM with improved immunity against process and temperature variations[C]//IEEE Int.Solid-State Circuits Conf.San Francisco， America，2007:326-327.

[6]Bharadwaj，Amrutur S，Mark A.H.A Replica Technique for Wordline and Sense Control in Low-Power SRAM’s[J].IEEE Journal of Solid-State Circuits，1998，33（8）:1208-1.

[7]ARIJIT B，MAHMUT E S，JOHN P，et al.A Reverse Write Assist Circuit for SRAM Dynamic Write VMIN Tracking using Canary SRAMs [C]//Quality Electronic Design（ISQED）， 2014 15th International Symposium on.Santa Clara， CA，2014:1-8.