申德駿，譚 超

（山東航天電子技術研究所 山東 煙臺 264003）

高速電子器件和高速電路系統(tǒng)的普及使高速信號和器件的載體—高速印制板得到快速發(fā)展，由于航空航天工業(yè)對電子器件集成化、小型化、輕型化的需要，對高速電路系統(tǒng)的封裝密度提出更高的要求，單、雙層印制板由于可用空間的限制已無法滿足高裝配密度的要求，多層印制板以其高密度化、高性能和高可靠性在高速電路設計中得以廣泛使用[1]。

如何保障信號的完整性是高速電路印制板設計中遇到的最普遍的問題，這引起越來越多的電子工程師的重視。在高速電路系統(tǒng)中，信號傳輸路徑阻抗不連續(xù)會導致高速信號傳輸時出現(xiàn)反射、時延、串擾、衰減等現(xiàn)象[2]。印制板設計中影響阻抗不連續(xù)的因素很多，如印制板布局布線、過孔設計、疊層設計等，改進多層印制板的設計對提高信號完整性有不可忽略的作用。本文著重研究優(yōu)化印制板疊層設計及其對改善信號完整性的影響。

1 信號完整性與多層印制板疊層設計

信號完整性是指信號經(jīng)傳輸后仍能保持正確的時序、響應時間和電平的能力。信號經(jīng)高速電路傳輸?shù)竭_集成電路輸入端，如果能夠滿足輸入端對信號時序、保持時間、幅值等方面的要求，則該高速電路的信號完整性設計是成功的；如果信號經(jīng)傳輸后出現(xiàn)反射、串擾、振鈴、過沖或下沖等現(xiàn)象，并導致不能滿足集成電路輸入信號要求時，則該電路設計發(fā)生了信號完整性問題[3]。

多層印制板疊層設計對信號完整性的影響是通過設計控制印制板傳輸路徑的特性阻抗信息來實現(xiàn)的。高速電路印制板設計已由單一的信號完整性設計轉變?yōu)樾盘柾暾浴㈦娫磁c地完整性和電磁兼容性三者的聯(lián)合設計，合理的疊層設計可以有效調(diào)節(jié)多層板各層阻抗，保證各層阻抗的連續(xù)性，電源層、地層、信號層的分層能提高電源與地的完整性，同時多層板正確的分層 （對稱）及平衡布線有助于屏蔽和抑制電磁干擾，所以說多層印制板疊層設計也利于印制板的電磁兼容性[4]。多層印制板更適合控制互連導線的阻抗，目前高速電路系統(tǒng)大多使用多層印制板，多層印制板由三層以上的分離導電圖形經(jīng)層壓粘合壓制而成，內(nèi)層為雙層板，雙層板中間是基板，各層由銅箔板組成，層間以絕緣材料相隔[5]。印制板特性阻抗設計中的傳輸線結構主要考慮微帶線和帶狀線兩種，最常使用的微帶線結構有4種：表面微帶線、嵌入式微帶線、帶狀線、雙帶線，以下是這4種基本類型的傳輸線特性阻抗計算公式。

其中，εr是介電常數(shù)，w是導線寬度，t是基板厚度，h是填充層厚度，c是絕緣材料厚度。

由上面4組公式可以看出，多層印制板信號層導線阻抗隨著介電常數(shù)、導線寬度、基板厚度、填充層厚度、絕緣材料厚度變化而變化，印制板的上述設計參數(shù)均會影響印制板信號線在各層之間阻抗的連續(xù)性，進而導致由于阻抗不連續(xù)引起的信號反射和失真現(xiàn)象。

下面通過對阻抗連續(xù)疊層設計和未進行阻抗連續(xù)設計兩種情況下信號經(jīng)多層板到達集成電路輸入端的波形分析對比，來驗證印制板的疊層設計對信號完整性的影響，波形分別如圖1和圖2所示。

圖1 阻抗連續(xù)接收端波形Fig.1 Receiver waveform of continuous impedance

圖2 阻抗不連續(xù)接收端波形Fig.2 Receiver waveform of discontinuous impedance

對比圖1和圖2中的波形可以看出，相同輸入信號在阻抗不連續(xù)疊層印制板的接收端波形明顯變差，主要表現(xiàn)為由于阻抗不連續(xù)引起信號反射和振鈴，過沖和下沖明顯增大，信號容限小，存在多次跨越門限電平的隱患。

2 工程應用及仿真分析

多層印制板在航空航天領域高速電路系統(tǒng)得到大量應用，文章以綜合電子設備中的中央處理模塊應用為例進行分析說明。

中央處理模塊是綜合電子設備的核心模塊，完成遙測采集、指令發(fā)送、串行通訊等模塊的控制和管理功能，中央處理模塊主要由以ERC32芯片為核心的計算機最小系統(tǒng)，輔以外圍的接口電路組成。由于衛(wèi)星輕小型化的需要，綜合電子設備外形尺寸在5U左右，中央處理模塊印制板尺寸在240 mm*190 mm左右，印制板上器件數(shù)量較多，有30只左右的分立元器件，印制板器件布局密度很大。同時考慮電磁兼容性的關系，印制板頂層和底層需要盡可能少布線和鋪銅處理，這會給后續(xù)布線帶來很大難度，兩層布線的方案無法實現(xiàn)。

設計將內(nèi)層信號層數(shù)增加到4層，則印制板最終設計為十層板，包括兩層電源層、兩層地層、四層內(nèi)層信號層、頂層及底層，疊層順序從上到下依次為：Top、GND1、S1、POWER1、S2、S3、POWER2、S4、GND2、Bottom， 其中 Top 為頂層，Bottom為底層，S表示信號層，GND表示地層，POWER表示電源層，內(nèi)電層的疊層排布主要考慮對EMC的屏蔽作用。中央處理模塊印制板選用剛性印制板，層數(shù)為十層，板厚2 mm，基材為FR-4，十層板的介電常數(shù)為3.8 F/m，介質(zhì)損耗為0.019，銅箔厚度35μm。需要說明的是，上述參數(shù)雖然對印制板各層阻抗影響較大，但為剛性印制板固有參數(shù)，一般不需要更改，設計中涉及的參數(shù)主要為絕緣材料厚度、填充層數(shù)、基板厚度和信號層布線寬度，通過設置這4個參數(shù)來實現(xiàn)調(diào)節(jié)各信號層阻抗值以達到阻抗連續(xù)的目的。

利用Cadence Allegro軟件得到該十層印制板各信號層阻抗值信息，如圖3所示。

通過圖3可以看出，采用阻抗連續(xù)設計的十層印制板各層間阻抗值均在48～50Ω之間，阻抗一致性良好，符合普通剛性板45～55Ω間阻抗連續(xù)的要求，相鄰疊層間阻抗差的絕對值也能控制在10%以內(nèi)，而相同類型的十層印制板未考慮阻抗連續(xù)設計時，則各層間阻抗值為43～76Ω不等，不滿足普通剛性板的阻抗連續(xù)的要求，如圖4所示。

對該十層印制板在進行阻抗連續(xù)設計和未進行阻抗連續(xù)設計兩種情況下進行信號完整性仿真試驗。使用的仿真工具是Cadence 15.5.1中的信號完整性工具Sigxp，仿真前需對高速電路系統(tǒng)進行建模。有源器件的常見模型有SPICE模型和IBIS模型[6]，SPICE模型包含了元器件的具體特征和工藝技術的有關信息，但很多廠家不愿意提供SPICE模型；IBIS模型提供了一種定義輸入與輸出驅(qū)動源的V-I和V-t特性響應的標準文件格式，在I/O非線性方面能夠提供比結構化方法更快的仿真速度，更適用于多層板信號在反射、振鈴、過沖、下沖、阻抗不匹配等方面的完整性仿真，而且該模型不會泄露元器件的任何技術信息，更易從半導體廠商處獲得，文中使用IBIS模型進行仿真分析。

選取對信號完整性比較敏感的數(shù)據(jù)線信號作為仿真對象。本文涉及的ERC32芯片有32位數(shù)據(jù)線，中央處理模塊使用其中低16位，由于該16位數(shù)據(jù)線在多層印制板的布線長度、布線寬度、布線間距、布線方向控制及換層過孔處理等方面大致相同，所以在16位中任意選取一位數(shù)據(jù)線信號進行仿真，通過Sigxp得到該數(shù)據(jù)線拓撲結構如圖5所示。

圖3 采用阻抗連續(xù)設計后的十層印制板阻抗信息Fig.3 Ten layers PCB impedance information of continuous impedance design

圖4 未采用阻抗連續(xù)設計十層印制板阻抗信息Fig.4 Ten layers PCB impedance information of discontinuous impedance design

圖5 數(shù)據(jù)線拓撲結構Fig.5 Data line topology

對數(shù)據(jù)線信號分別進行阻抗不連續(xù)和阻抗連續(xù)兩組情況的仿真，輸出波形如圖6和圖7所示。

由兩組仿真波形分析可以看出，阻抗不連續(xù)的仿真波形過沖和下沖明顯增大，下沖幅值達到-2 V左右，而一般CMOS器件的供電范圍為-0.8～+6 V，此時的信號波形過沖和下沖幅值超出芯片供電范圍，過大的過沖和下沖會損傷甚至毀壞接口器件；此外，波形的振鈴現(xiàn)象在阻抗不連續(xù)時也比較明顯，表現(xiàn)為信號容限小，高電平有較大的凹坑，低電平有較大的凸起，當這些凹坑和凸起接近閾值時[7-8]，容易造成接收端的誤讀誤判，產(chǎn)生邏輯錯誤，而產(chǎn)生上述現(xiàn)象的原因是信號傳輸路徑特性阻抗不連續(xù)引起的。阻抗連續(xù)的仿真波形上升沿過沖和下降沿下沖幅值較小，信號的單調(diào)性也比較好，不存在多次跨越門限電平的問題，屬于信號完整性較好的波形。

3 結束語

文中分析了高速電路設計中存在信號完整性問題的原因，提出了在工程設計中通過調(diào)整疊層設計參數(shù)實現(xiàn)阻抗連續(xù)以保證信號系統(tǒng)完整性的方法，通過Cadence軟件得出數(shù)據(jù)線信號的拓撲結構，對電路數(shù)據(jù)線信號進行了與信號質(zhì)量相關的設計仿真及優(yōu)化。實踐證明，通過優(yōu)化多層印制板疊層設計，可以有效的防止反射、過沖、下沖和振鈴等信號完整性問題對高速電路產(chǎn)生的影響，從而提高信號在高速電路中的傳輸質(zhì)量。

圖6 數(shù)據(jù)線仿真波形-阻抗不連續(xù)情況Fig.6 Simulation waveform of data-discontinuous impedance

圖7 數(shù)據(jù)線仿真波形-阻抗連續(xù)情況Fig.7 Simulation waveform of data-continuous Impedance

[1]侯瑩瑩，關丹丹.導通孔設計對高速信號完整性的影響[J].印制電路信息，2009（10）:50-53.HOU Ying-ying，GUAN Dan-dan.Impact of via design on high-speed signal integrity[J].Printed Circuit Information，2009（10）:50-53.

[2]覃婕，閻波，林水生.基于Cadence_Allegro的高速PCB設計信號完整性分析與仿真[J].現(xiàn)代電子技術，2011（10）:169-171，178.QIN Jie，YAN Bo，LIN Shui-sheng.Signal integrity analysis and simulation in high-speed PCB design base on Cadence_Allegro[J].Modern Electronic Technique，2011（10）:169-171，178.

[3]伯格丁.信號完整性分析[M].北京:電子工業(yè)出版社，2005.

[4]李勝朝.基于Cadence的信號完整性設計及其在嵌入式系統(tǒng)中的應用[D].杭州:浙江工業(yè)大學，2009.

[5]張娜，秦萌.信號完整性分析及仿真[J].計算機與網(wǎng)絡，2012（13）:38-41.ZHANG Na，QIN Meng.Siganl integrity analysis and simulation[J].Computer&Network，2012（13）:38-41.

[6]張磊，雷震，劉海波，等.高速電路設計和信號完整性分析[J].電子技術應用，2001（6）:70-73.ZHANG Lei，LEI Zhen，LIU Hai-bo，et al.Highspeed circuit design and signal integrity analysis[J].Application of Electrnic Technique，2001（6）:70-73.

[7]周帥，左東廣.基于改進閾值函數(shù)和自適應閾值的小波去噪方法[J].電子科技，2012（11）：31-34.ZHOU Shuai，ZUO Dong-guang.Wavelet denoising based on improved threshold function and adaptive threshold[J].Electronic Science and Technology，2012（11）：31-34.

[8]雷建鋒，汪偉.基于OpenCV的圖像閾值分割研究與實現(xiàn)[J].現(xiàn)代電子技術，2013（24）：73-76.LEI Jian-feng，WANG Wei.Research and implementation of image threshold segmentation based on openCV[J].Modern Electronic Technique，2013（24）：73-76.