金子瑜，彭吉龍

（中國(guó)科學(xué)院 國(guó)家空間科學(xué)中心，北京 100080）

太陽(yáng)劇烈活動(dòng)時(shí)，短時(shí)間會(huì)向行星際拋射大量物質(zhì)，如高能粒子、磁場(chǎng)、高能電磁波等。當(dāng)這些物質(zhì)接近地球軌道時(shí)，會(huì)引起近地空間環(huán)境擾動(dòng)，威脅航天器運(yùn)行、GPS定位、輸電網(wǎng)等，會(huì)對(duì)人類的正常生活帶來(lái)巨大災(zāi)難。太陽(yáng)活動(dòng)主要發(fā)生在日冕和色球?qū)樱漭椛渲饕性赬和EUV波段。這兩個(gè)波段的成像可以直接觀測(cè)到太陽(yáng)耀斑、CME、冕洞等現(xiàn)象，對(duì)于研究太陽(yáng)日冕和色球變化規(guī)律、預(yù)報(bào)空間天氣有重要意義[1]。目前，觀測(cè)儀器從流量擴(kuò)展到成像觀測(cè)。主要包括掠入射望遠(yuǎn)鏡（Yohkoh/SXT），正入射多層膜望遠(yuǎn)鏡（SOHO/EIT），Bragg晶體光譜儀（SMM/XRP）等[2]。文中針對(duì)空間環(huán)境，建立了基于CCD的太陽(yáng)X射線的成像探測(cè)電路系統(tǒng)，實(shí)驗(yàn)表明，該系統(tǒng)具備低噪聲、高可靠性等特點(diǎn)，能夠適應(yīng)空間輻照影響，可對(duì)星上儀器的研制提供重要的測(cè)試支持。

1 CCD相機(jī)系統(tǒng)硬件設(shè)計(jì)

CCD是一款極為靈敏的傳感器，能夠?qū)⒐庑盘?hào)以電荷的形式存儲(chǔ)起來(lái)，但對(duì)于空間環(huán)境應(yīng)用的CCD，并沒(méi)有匹配的轉(zhuǎn)移電路。因此，需要自行設(shè)計(jì)相應(yīng)的電荷轉(zhuǎn)移電路系統(tǒng)，才能獲得有效圖像。為此，文中設(shè)計(jì)了一套CCD成像探測(cè)系統(tǒng)，其工作流程如下：

1）由FPGA產(chǎn)生特定的時(shí)序信號(hào)，驅(qū)動(dòng)CCD傳感器將存儲(chǔ)的電荷轉(zhuǎn)移輸出。

2）將CCD讀出的弱信號(hào)濾波放大，再進(jìn)行相關(guān)雙采樣，獲取數(shù)字信號(hào)。

3）FPGA獲取數(shù)字信號(hào)并存儲(chǔ)，再傳輸?shù)接?jì)算機(jī)中顯示。

該系統(tǒng)硬件部分主要包括控制模塊、驅(qū)動(dòng)模塊、信號(hào)處理和放大模塊及電源模塊。系統(tǒng)結(jié)構(gòu)如圖1所示。

圖1 CCD相機(jī)硬件設(shè)計(jì)系統(tǒng)結(jié)構(gòu)示意圖Fig.1 Schematic diagram of CCD camera hardware design system

1.1 CCD選型

CCD功能是將二維圖像光信號(hào)轉(zhuǎn)變?yōu)橐莆灰曨l信號(hào)輸出。光學(xué)成像系統(tǒng)將景物圖像成像在CCD的像敏面上。像敏面將照在每一個(gè)象元上的圖像照度信號(hào)轉(zhuǎn)變?yōu)樯贁?shù)載流子數(shù)密度信號(hào)存儲(chǔ)于像敏單元（MOS電容）中，然后再轉(zhuǎn)移到CCD的移位寄存器中，在驅(qū)動(dòng)脈沖作用下順序的移出器件，成為視頻信號(hào)[3]。本文選用E2V公司的CCD 47-20背照式幀轉(zhuǎn)移CCD傳感器。該CCD的成像面積為13 mm×13 mm，包含1 024×1 024個(gè)像元，電荷并行轉(zhuǎn)移效率為99.9999%，串行轉(zhuǎn)移效率為99.9993%，可以提供良好的成像質(zhì)量。并且支持雙路輸出，最大讀出速度可達(dá)5 MHz，可以實(shí)現(xiàn)較高的讀出速度。同時(shí)，該CCD光譜范圍為400～1 100 nm，具有極高的靈敏度，700 nm的量子效率可以達(dá)到45%，20 kHz的動(dòng)態(tài)范圍約為50000:1，滿足EUV射線探測(cè)的光譜要求。并且，具備半導(dǎo)體制冷器，采用整體封裝工藝，在20 kHz的讀出噪聲僅為2.0e－rm，具備低噪聲、高精度的特點(diǎn)，符合空間環(huán)境的應(yīng)用要求。

1.2 驅(qū)動(dòng)模塊

CCD要求存儲(chǔ)區(qū)和成像區(qū)的時(shí)序信號(hào)電平為10 V，輸出區(qū)及復(fù)位區(qū)的時(shí)序信號(hào)電平為12 V，但FPGA輸出的時(shí)序信號(hào)電平只有5 V，因此必須對(duì)FPGA輸出的時(shí)序信號(hào)進(jìn)行電平轉(zhuǎn)換。

電平轉(zhuǎn)換的方式一般有3種。第一，是采用模擬開(kāi)關(guān)實(shí)現(xiàn)電平移位，利用輸出波形控制開(kāi)關(guān)通斷。但缺點(diǎn)是，這種模擬開(kāi)關(guān)在開(kāi)啟和閉合時(shí)會(huì)使得電流變化，引起串?dāng)_和噪聲，波形容易相互影響影響。第二種方式是利用運(yùn)算放大器的加法功能，實(shí)現(xiàn)電平移位在放大。這種方法可靠性高，驅(qū)動(dòng)能力強(qiáng)，而且通過(guò)調(diào)整可變電阻的值，可以得到不同的驅(qū)動(dòng)電壓，但是參數(shù)調(diào)試較為繁瑣。第三種方式是利用專用驅(qū)動(dòng)芯片進(jìn)行信號(hào)轉(zhuǎn)換和電平提升，電路簡(jiǎn)單可靠。本文選用EL7202，經(jīng)測(cè)試，該芯片在T=25℃，V=15 V，負(fù)載電容CL=1 000 pF時(shí)，發(fā)現(xiàn)其能夠快速響應(yīng)、具備相匹配的上升下降時(shí)間、較低的脈沖抖動(dòng)、低輸出阻抗、高輸出電壓，適合作為用CCD的驅(qū)動(dòng)。

1.3 信號(hào)處理模塊

1）濾波放大

CCD輸出的電信號(hào)，首先經(jīng)過(guò)前置運(yùn)放適當(dāng)放大，以便于后端相關(guān)采樣。CCD 47－20的電荷檢測(cè)電路采用電流輸出方式，其內(nèi)部輸出電路原理圖如圖所示，在R1、R2、R3的驅(qū)動(dòng)下，信號(hào)電荷轉(zhuǎn)移到輸出寄存器的末端。此時(shí)，R3上的電平由高變低（即R3下勢(shì)阱提高），將信號(hào)電荷注入到反相偏置的二極管中，并產(chǎn)生輸出電流ID，且ID的大小與注入到二極管中的信號(hào)電荷量成正比，呈線性關(guān)系。ID經(jīng)過(guò)放大后，輸出至CCD的OS端[4]。前置放大電路原理圖如圖2所示。

圖2 CCD輸出單元結(jié)構(gòu)圖Fig.2 Structure diagram of CCD output unit

從CCD輸出的信號(hào)首先經(jīng)過(guò)10 kΩ的電阻，將電流信號(hào)轉(zhuǎn)化成電壓信號(hào)。隔直電容將OS端的圖像信號(hào)電壓變化取出傳輸給后面的電壓跟隨器；本文選用AD829高速低噪聲視頻信號(hào)運(yùn)算放大器。該運(yùn)放帶寬B=120 M，gain=－1；轉(zhuǎn)換速度230 V/μs，非常適于視頻應(yīng)用。

2）相關(guān)采樣

在CCD的電荷轉(zhuǎn)移和存儲(chǔ)過(guò)程中，會(huì)混雜各種噪聲，包括光子散彈噪聲、暗電流以及復(fù)位噪聲等，其中復(fù)位噪聲最為嚴(yán)重，會(huì)影響CCD的準(zhǔn)確度。當(dāng)復(fù)位脈沖來(lái)臨時(shí)，復(fù)位管導(dǎo)通，它的導(dǎo)通溝道電阻R on所產(chǎn)生的的熱噪聲KTC加在C兩端，其中，C包括反偏二極管的結(jié)電容和放大管的電容。所以，復(fù)位過(guò)程近似于通過(guò)電阻R on對(duì)C充電，產(chǎn)生復(fù)位噪聲Vn（t）。當(dāng)下一個(gè)電荷來(lái)臨時(shí)，信號(hào)進(jìn)入浮置擴(kuò)散區(qū)，會(huì)與噪聲疊加在一起通過(guò)放大管輸出。

為了使CCD在不損失圖像細(xì)節(jié)的情況下，盡量減少?gòu)?fù)位噪聲，一般采用相關(guān)雙采樣的方法進(jìn)行處理。相關(guān)雙采樣的原理是假設(shè)CCD信號(hào)和復(fù)位電平上存在相同的暗電流。那么，CCD的輸出信號(hào)如圖3所示。t1時(shí)間的脈沖是由于復(fù)位脈沖引起的電平上升。t2是復(fù)位脈沖結(jié)束后，信號(hào)來(lái)臨之前的復(fù)位電平，而t3階段是CCD信號(hào)的輸出電平。所以采集t2時(shí)刻以及t3時(shí)刻的電平差分比較，就可以得到CCD的實(shí)際輸出，減少?gòu)?fù)位噪聲的影響[5]。

圖3 采樣信號(hào)時(shí)序圖Fig.3 Timing diagram of sampling signals

1.4 電源模塊

1）系統(tǒng)電源

根據(jù)設(shè)計(jì)要求，系統(tǒng)輸入的電源為直流+28 V，輸出電源為±5 V以及±12 V。電源的設(shè)計(jì)方法主要分為兩種，一種是自行設(shè)計(jì)電源變換單元，這種方法元件較多，調(diào)試時(shí)間較長(zhǎng)。另一種是利用成熟的電源功能模塊以及少量電容完成，減少大量外部連線及焊點(diǎn)，該方法可靠性高、調(diào)試時(shí)間短、性能穩(wěn)定。所以，在本系統(tǒng)中采用該方法。目前主流的產(chǎn)品生產(chǎn)廠家有美國(guó)的VICOR，Interpoint，VPT等公司。其中VPT的航天隔離及降壓DC－DC專用轉(zhuǎn)換器在轉(zhuǎn)換效率、功率、溫度、密封性以及熱量等方面都具備明顯優(yōu)勢(shì)，能夠穩(wěn)定地工作在惡劣的空間環(huán)境下，是目前的優(yōu)選電源模塊。

外接電源首先經(jīng)過(guò)VPT隔離轉(zhuǎn)化器，過(guò)濾環(huán)境中產(chǎn)生的噪聲再輸出給并聯(lián)DC/DC轉(zhuǎn)換模塊，獲得輸出±5 V和±12 V直流電平供后端電路使用。

2）CCD偏置電平

由于CCD中電荷的轉(zhuǎn)移需要不同的偏置電壓轉(zhuǎn)換，所以需要較多的偏置電壓.一般，有3種方法得到偏置電壓。其一，與上述方法類似，通過(guò)DC－DC轉(zhuǎn)換模塊獲得。這種方法的優(yōu)點(diǎn)是操作簡(jiǎn)單，輸出穩(wěn)定，但是，需要使用較多芯片，占用空間，并且很難符合空間應(yīng)用的要求。其二，是采用DA數(shù)字控制電壓源。由FPGA控制DA變換芯片輸出0V到+2.5 V之間變化的各路電壓信號(hào)，經(jīng)過(guò)運(yùn)放適當(dāng)放大，可以得到所需的電壓。該方法相對(duì)空間資源較少，但是對(duì)于高速信號(hào)，這種方法很難滿足工作頻率的要求，并且不易控制。第三種，是采用簡(jiǎn)單的電阻分壓以及運(yùn)算放大器隔離的方法。通過(guò)調(diào)整可變電阻的值，得到所需的電源偏壓，再經(jīng)過(guò)運(yùn)放隔離開(kāi)，向后端輸出。該方法操作簡(jiǎn)單，占用空間較少，電壓平穩(wěn)，并且可以提供足夠的電流供CCD傳感器使用。因此，在本系統(tǒng)中采用該方案。

2 軟件部分

CCD 47-20沒(méi)有專用的時(shí)序芯片，需要自行設(shè)計(jì)時(shí)序控制程序。本文選用ALTERA公司的現(xiàn)場(chǎng)可編程邏輯器件EPF10K70RC240，該器件具有高密度，低成本，低功率的特點(diǎn)，最多包含358個(gè)I/O端口，70，000典型邏輯門(mén)，468個(gè)LAB以及18，432bit RAM，滿足系統(tǒng)需要。并配置JTAG接口，方便電路調(diào)試。設(shè)計(jì)工作電壓為5 V，時(shí)鐘頻率為30 MHz，同時(shí)配置“看門(mén)狗電路”（watchdog timer）和EPC2 PROM存儲(chǔ)器。

本文采用硬件描述語(yǔ)言（VHDL），在QUARTUSII集成開(kāi)發(fā)環(huán)境下進(jìn)行邏輯設(shè)計(jì)。編譯后，可以通過(guò)軟件仿真，也可以將程序通過(guò)JTAG下載到FPGA或EPC2存儲(chǔ)器中，進(jìn)行硬件調(diào)試。

2.1 系統(tǒng)軟件設(shè)計(jì)方案

軟件系統(tǒng)需要實(shí)現(xiàn)3個(gè)功能:

1）產(chǎn)生CCD所需的時(shí)序脈沖，驅(qū)動(dòng)CCD信號(hào)電荷轉(zhuǎn)移；

2）控制相關(guān)雙采樣及AD轉(zhuǎn)換；

3）數(shù)據(jù)存儲(chǔ)及傳輸?shù)接?jì)算機(jī)。

程序流程如圖4所示。

圖4 系統(tǒng)軟件流程圖Fig.4 System software flow diagram

在該系統(tǒng)中，時(shí)序配合至關(guān)重要，如果信號(hào)配合失誤，會(huì)出現(xiàn)數(shù)據(jù)丟失或程序錯(cuò)誤。首先，行輸出驅(qū)動(dòng)脈沖應(yīng)與采樣脈沖RH相互配合。其中，在輸出參考電平時(shí)，RH應(yīng)為高電平，而在復(fù)位及輸出電荷時(shí)，應(yīng)為低電平。在整個(gè)系統(tǒng)輸出過(guò)程中，如果二者之間延時(shí)過(guò)大，會(huì)影響數(shù)字采樣以至于最后的圖像輸出錯(cuò)誤。其次，要控制FIFO的存儲(chǔ)及讀出速率，如果FIFO存儲(chǔ)數(shù)據(jù)速度太慢，就會(huì)丟失數(shù)據(jù)。最后，在LABVIEW程序中，因?yàn)镕PGA傳輸速率較快，應(yīng)開(kāi)辟較大內(nèi)存空間，并且在存儲(chǔ)過(guò)程的循環(huán)應(yīng)盡量短小，去除冗余的數(shù)據(jù)處理，保證快速執(zhí)行。當(dāng)傳輸結(jié)束后，再進(jìn)行后續(xù)的數(shù)據(jù)處理工作。

2.2 三相脈沖產(chǎn)生程序

CCD驅(qū)動(dòng)時(shí)序程序設(shè)計(jì)是FPGA軟件設(shè)計(jì)的主要部分，主要功能即為將電荷信號(hào)逐行轉(zhuǎn)移，并通過(guò)CCD內(nèi)部放大電路輸出。該CCD的結(jié)構(gòu)分為成像區(qū)以及存儲(chǔ)區(qū)，每個(gè)區(qū)域分布包含1 033行及1 070列個(gè)像素單元，整個(gè)陣列采用三相時(shí)序脈沖控制.所以相應(yīng)的軟件實(shí)現(xiàn)需要考慮對(duì)應(yīng)的脈沖時(shí)序產(chǎn)生.CCD驅(qū)動(dòng)時(shí)序主要包括成像區(qū)幀轉(zhuǎn)移脈沖 （I1 I2 I3），存儲(chǔ)器幀轉(zhuǎn)移脈沖和行轉(zhuǎn)移脈沖（S1 S2 S3），行輸出脈沖（R1 R2 R3）以及復(fù)位脈沖（RR）。

CCD對(duì)驅(qū)動(dòng)時(shí)序的脈寬、相位、間隔等都有嚴(yán)格的時(shí)序要求。在設(shè)計(jì)過(guò)程中，需要精確間隔，才能實(shí)現(xiàn)驅(qū)動(dòng)功能并且達(dá)到輸出頻率的要求。首先，各個(gè)脈沖之間需要精準(zhǔn)的時(shí)間間隔，三相脈沖之間必須保證120°相移；在幀轉(zhuǎn)移和行轉(zhuǎn)移之間，需要有2μs的延時(shí)。每一個(gè)行轉(zhuǎn)移脈沖后，需要輸出1 070個(gè)行輸出脈沖。第二，要求復(fù)位脈沖寬度為0.1 Tr，同時(shí)，復(fù)位脈沖的下降沿與R3的下降沿之間間隔0.5 Tr。CCD的讀出速率不能高于3 MHz，同時(shí)要考慮到放大電路及AD的處理速率；而如果速率太低，暗電流過(guò)大，也會(huì)影響CCD性能。最后，要考慮到程序以及硬件電路的延時(shí)問(wèn)題，都會(huì)對(duì)輸出信號(hào)的寬度、間隔、相位以及占空比產(chǎn)生影響。如圖5所示。

圖5 三相脈沖流程圖Fig.5 Three-phase pulse flow chart

考慮到仿真條件，減少了一定的脈沖數(shù)目，便于觀察結(jié)果。仿真結(jié)果如圖6所示

可以看出，首先，同時(shí)產(chǎn)生I1I2I3以及S1S2S3幀轉(zhuǎn)移脈沖，周期為15μs，將成像區(qū)電荷轉(zhuǎn)移到存儲(chǔ)區(qū)。然后，輸出一個(gè)行轉(zhuǎn)移脈沖S1S2S3，以及行輸出脈沖R1R2R3RR，周期為1μs，將象元逐個(gè)轉(zhuǎn)移讀出，并通過(guò)RR復(fù)位信號(hào)釋放電荷。CCD輸出模擬電荷信號(hào)峰峰值為0.7 V，頻率為1 MHz。連續(xù)重復(fù)這個(gè)過(guò)程，直到將一幀圖像完整讀出。

3 噪聲分析

圖6 CCD脈沖輸出時(shí)序仿真圖Fig.6 CCD pulse output timing simulation map

CCD是一種精密的傳感器，對(duì)噪聲非常敏感，是其重要的性能指標(biāo)之一。因此，降低噪聲對(duì)提升CCD輸出性能非常重要。CCD的噪聲包括硅片內(nèi)噪聲，集成放大器噪聲[6]，以及電子學(xué)噪聲等。上面提到的相關(guān)雙采樣法，可以有效減少集成放大器噪聲。同時(shí)，在本文中，還采取一些措施，以抑制電子學(xué)噪聲：

減小干擾源：在所有芯片的電源引腳上并聯(lián)旁路電容，以減小電源紋波。在驅(qū)動(dòng)電路輸出的時(shí)鐘信號(hào)旁并聯(lián)小電阻和電容，濾除高頻干擾，增加上升時(shí)間，加強(qiáng)驅(qū)動(dòng)能力[7]。

阻斷耦合回路：PCB板設(shè)計(jì)獨(dú)立的電源層和地層，并將電源地、數(shù)字地、模擬地以及CCD地分隔，避免相互影響。將芯片上所有接地引腳連接，擴(kuò)大接地范圍，減少信號(hào)干擾[8]。

增強(qiáng)信號(hào)抗干擾能力：在輸出敏感信號(hào)后添加濾波電路，增強(qiáng)輸出能力，隔離各部分信號(hào)之間影響。同時(shí)限制放大器帶寬，減少高頻干擾。

圖7是電路優(yōu)化先后的信號(hào)對(duì)比，可以明顯發(fā)現(xiàn)，優(yōu)化前的脈沖信號(hào)受到轉(zhuǎn)移脈沖的影響，每周期會(huì)出現(xiàn)兩次上下波動(dòng)。而優(yōu)化后的電路信號(hào)更加穩(wěn)定，噪聲較低。

圖7 電路噪聲對(duì)比圖Fig.7 Chart of circuit noise comparison

文中通過(guò)LABVIEW程序設(shè)計(jì)，獲取CCD的輸出圖像。在測(cè)試中，應(yīng)選取光線較暗的場(chǎng)所，防止曝光過(guò)度。圖8為量化結(jié)果，其中，較暗的區(qū)域?yàn)樾盘?hào)值低的區(qū)域，而較亮的區(qū)域?yàn)樾盘?hào)值高的區(qū)域。根據(jù)CCD讀出信號(hào)格式，每一行最左邊較暗的8個(gè)單元為BLACK區(qū)域，沒(méi)有信號(hào)輸出。其后，15個(gè)單元為暗電流區(qū)域，信號(hào)微弱；最后，為輸出的完整圖像。測(cè)試表明，該系統(tǒng)圖像噪聲低于10e-，可以滿足空間應(yīng)用需求。

4 結(jié) 論

圖8 CCD輸出測(cè)試圖像Fig.8 CCD output test image

文中提出了基于CCD47-20傳感器的電子系統(tǒng)設(shè)計(jì)方案和噪聲抑制措施，并完成軟硬件調(diào)試。初步測(cè)試表明，該系統(tǒng)具備測(cè)試準(zhǔn)確、性能穩(wěn)定等特點(diǎn)，能夠適應(yīng)空間應(yīng)用環(huán)境。對(duì)于未來(lái)進(jìn)一步研制星上太陽(yáng)EUV射線成像探測(cè)器提供了重要的地面測(cè)試支撐。

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