張立榮1,李冠明2,黃長(zhǎng)煜3,周 雷1,羅東向2,徐 苗2,吳為敬2?,彭俊彪2

(1.廣州新視界光電科技有限公司,廣東廣州510730; 2.華南理工大學(xué)發(fā)光材料與器件國(guó)家重點(diǎn)實(shí)驗(yàn)室,廣東廣州510640; 3.華南理工大學(xué)電子與信息學(xué)院,廣東廣州510640)

一種輸入級(jí)模塊復(fù)用的In-Zn-O薄膜晶體管行集成驅(qū)動(dòng)電路

張立榮1,李冠明2,黃長(zhǎng)煜3,周 雷1,羅東向2,徐 苗2,吳為敬2?,彭俊彪2

(1.廣州新視界光電科技有限公司,廣東廣州510730; 2.華南理工大學(xué)發(fā)光材料與器件國(guó)家重點(diǎn)實(shí)驗(yàn)室,廣東廣州510640; 3.華南理工大學(xué)電子與信息學(xué)院,廣東廣州510640)

提出了一種新型的基于In-Zn-O薄膜晶體管(IZO TFT)的行集成驅(qū)動(dòng)電路。該電路采用了輸入級(jí)模塊復(fù)用的驅(qū)動(dòng)方法,即一級(jí)輸入級(jí)驅(qū)動(dòng)多級(jí)輸出級(jí),因此可以顯著地減少輸入級(jí)模塊TFT的數(shù)量,縮減電路的面積,滿足高分辨率顯示屏設(shè)計(jì),同時(shí)也可以迎合顯示屏窄邊框的審美需求。電路的輸入級(jí)模塊工作時(shí)間是輸出級(jí)模塊的n倍(n是一級(jí)輸入級(jí)模塊驅(qū)動(dòng)輸出級(jí)模塊的級(jí)數(shù)),因此輸入級(jí)尺寸可以做得更小。另外,該電路的驅(qū)動(dòng)時(shí)鐘頻率是傳統(tǒng)結(jié)構(gòu)中一級(jí)輸入級(jí)模塊驅(qū)動(dòng)一級(jí)輸出級(jí)模塊時(shí)鐘頻率的1/n,有效地降低了電路的動(dòng)態(tài)耦合功耗。我們制作了20級(jí)的行集成驅(qū)動(dòng)電路,一級(jí)輸入級(jí)模塊驅(qū)動(dòng)兩級(jí)輸出級(jí)模塊,該電路的尺寸為寬730μm,高為164μm,滿足窄邊框的要求。從實(shí)驗(yàn)測(cè)結(jié)果表明,該電路很好地滿足300 PPI的AMLCD或AMOLED顯示屏的需求。

In-Zn-O薄膜晶體管;行集成驅(qū)動(dòng)電路;輸入級(jí)模塊復(fù)用;輸出級(jí)模塊

1 引 言

薄膜晶體管制作的行集成驅(qū)動(dòng)電路代替專門的行驅(qū)動(dòng)芯片,其優(yōu)點(diǎn)在于:首先,行集成驅(qū)動(dòng)電路能夠與像素電路制作在同一陣列上,合理的布局可以避免走線長(zhǎng)度不一而導(dǎo)致不同的延時(shí),在大尺寸面板影響尤為嚴(yán)重;其次,可以節(jié)約基板面積,減少工藝步驟,降低成本,應(yīng)用在小尺寸顯示屏,可以實(shí)現(xiàn)窄邊框,符合人們審美需求。由于TFT構(gòu)成的行集成驅(qū)動(dòng)電路具有相對(duì)明顯的優(yōu)勢(shì),近年來成為背板TFT技術(shù)研究熱點(diǎn)[1-4]。

目前,在平板顯示領(lǐng)域中,應(yīng)用于有源顯示驅(qū)動(dòng)的TFT主要有非晶硅TFT(a-Si TFT)和多晶硅TFT(Poly-Si TFT)[5-7],a-Si TFT具有工藝簡(jiǎn)單、價(jià)格低、制備成品率高、關(guān)態(tài)漏電流小等優(yōu)點(diǎn)。但a-Si TFT載流子遷移率低,器件尺寸制作的比較大,而且需要的驅(qū)動(dòng)電壓和信號(hào)電壓較高,從而行集成驅(qū)動(dòng)電路占用的面積較大,功耗較大,無法實(shí)現(xiàn)窄邊框和低功耗。多晶硅TFT具有較高的載流子遷移率,節(jié)省驅(qū)動(dòng)電路面積。另外,對(duì)于多晶硅,可制作n型和p型的薄膜晶體管,這為使用多晶硅TFT實(shí)現(xiàn)了在同一襯底上集成制作OLED像素驅(qū)動(dòng)電路及外圍驅(qū)動(dòng)電路提供了很大的靈活性。但多晶硅晶化設(shè)備相當(dāng)昂貴,工藝復(fù)雜,工藝均勻性不好控制。金屬氧化物TFT具有制備溫度低、工藝相對(duì)簡(jiǎn)單,遷移率較高等優(yōu)點(diǎn),也具備應(yīng)用于有源OLED平板顯示中的潛力。我們制作的摻Ln元素的IZO-TFT具有相對(duì)更高的遷移率,更穩(wěn)定的器件性能,具有應(yīng)用顯示產(chǎn)業(yè)的前景[8]。

傳統(tǒng)的行集成驅(qū)動(dòng)電路結(jié)構(gòu)一般是一級(jí)輸入級(jí)模塊驅(qū)動(dòng)一級(jí)輸出級(jí)模塊[9-11]。輸入級(jí)的工作頻率與輸出級(jí)的工作頻率相同。當(dāng)工作頻率增大時(shí),每一級(jí)電路的工作時(shí)間變短,高電平保持時(shí)間減少,每一級(jí)電路的充放電時(shí)間減少;當(dāng)頻率增加到一定程度時(shí),需要增加電路的尺寸,提高充放電速度,使得電路可以正常工作。通過犧牲面積,提高了電路工作速度,但是隨著顯示屏的分辨率不斷增加,像素面積不斷減少,有限的電路面積,難以滿足高速電路的工作需求。

Binn Kim[12]等人首先提出了一種新型的IGZO-TFT的移位寄存器,該電路采用了輸入級(jí)模塊復(fù)用的結(jié)構(gòu),針對(duì)IGZO-TFT器件,設(shè)計(jì)了專門結(jié)構(gòu),抑制器件的泄漏電流,但是過多的驅(qū)動(dòng)時(shí)序很容易造成信號(hào)競(jìng)爭(zhēng)冒險(xiǎn)的現(xiàn)象,復(fù)雜的驅(qū)動(dòng)時(shí)序?qū)﹄娐返姆€(wěn)定也提出了挑戰(zhàn),電路信號(hào)跨級(jí)連接,導(dǎo)致電路最后五級(jí)電路無法工作。該電路僅僅基于仿真,沒有實(shí)驗(yàn)支撐,無法驗(yàn)證其性能。

本文提出一種新型的行集成驅(qū)動(dòng)電路結(jié)構(gòu),一級(jí)輸入模塊驅(qū)動(dòng)多級(jí)輸出模塊的輸入級(jí)模塊復(fù)用驅(qū)動(dòng)方法。該電路一級(jí)輸入級(jí)模塊通過電路的共同節(jié)點(diǎn)控制多級(jí)輸出級(jí)模塊,同時(shí)電路不需要跨級(jí)連接,也不用犧牲電路后五級(jí)電路。輸入級(jí)模塊的工作時(shí)間/輸出級(jí)模塊的工作時(shí)間＝n(n為復(fù)用的級(jí)數(shù))。輸入級(jí)模塊工作時(shí)的充放電時(shí)間是輸出級(jí)的n倍,因此,輸入級(jí)尺寸較小也可以滿足輸出級(jí)的驅(qū)動(dòng)需求。與傳統(tǒng)結(jié)構(gòu)的行集成電路對(duì)比,該電路的時(shí)鐘信號(hào)頻率更低,可以節(jié)省更多的動(dòng)態(tài)功耗。

2 電路設(shè)計(jì)及工作原理

如圖1所示,該行集成驅(qū)動(dòng)電路采用每一級(jí)輸入級(jí)模塊驅(qū)動(dòng)兩級(jí)輸出級(jí)模塊的結(jié)構(gòu),輸入級(jí)模塊由7個(gè)薄膜晶體管和2個(gè)電容組成,輸出級(jí)模塊由2個(gè)TFT組成。電路中,節(jié)點(diǎn)Q和節(jié)點(diǎn)QB是輸入級(jí)模塊和輸出級(jí)模塊的公共節(jié)點(diǎn),輸入級(jí)模塊通過控制節(jié)點(diǎn)Q和QB電平控制兩級(jí)輸出級(jí)模塊的開關(guān)狀態(tài)。因此,與傳統(tǒng)結(jié)構(gòu)相比,該電路結(jié)構(gòu)可以節(jié)省一個(gè)輸入級(jí)模塊,即7個(gè)TFT和2個(gè)電容,節(jié)省電路面積。

圖1 行集成驅(qū)動(dòng)電路原理圖和驅(qū)動(dòng)時(shí)序圖Fig.1 Proposed gate driver circuit and timing scheme of signal lines

該行集成驅(qū)動(dòng)電路采用了6根時(shí)鐘信號(hào)線(CLK1～CLK6),一根正電源線(VDD),兩根負(fù)電源線(VSS,VSSL),電路工作原理如下:①當(dāng)CLK1變高電平時(shí),T1和T2被打開,Q點(diǎn)被輸入信號(hào)VIN充電至高電平,與此同時(shí),T3,T4,T5 被CLK1打開,QB點(diǎn)也被充電至高電平,由于CLK1的高電平與VDD相同,因此T3,T4和T5之間沒有直流通路。T6,T8和T10被Q點(diǎn)打開,T7,T9和T11被QB點(diǎn)打開,COUT1輸出VSSL低電平,OUT1和OUT2輸出VSS低電平,由于CLK1,CLK2的低電平為VSSL,CLK3, CLK4,CLK5和CLK6的低電平為VSS,因此T6 和T7,T8和T9,T10和T11有沒有直流回路。②當(dāng)CLK1變?yōu)榈碗娖綍r(shí),CLK2繼續(xù)維持低電平,T3被關(guān)斷,T4,T5維持打開狀態(tài),因此QB點(diǎn)被拉低至VSSL低電平,關(guān)斷T7,T9和T11。③當(dāng)CLK2變高電平時(shí),CLK1為低電平,T6的漏極連接CLK2,電容C1連接著T6管的柵極和源極,根據(jù)電容耦合原理,Q點(diǎn)會(huì)跳變到比之前更高的電平,使得T6,T8,T10完全打開。COUT1輸出高電平,CLK3,CLK4高電平的占空比為CLK2的一半,如圖1,因此OUT1輸出與CLK3高電平時(shí)間一樣的波形,OUT2輸出與CLK4高電平一樣的波形。④當(dāng)CLK2,CLK3,CLK4變低電平,CLK1維持低電平,電路COUT,OUT1, OUT2均為低電平。⑤當(dāng)CLK1再次變高, CLK2為低,此時(shí)VIN信號(hào)為低電平,因此Q點(diǎn)被拉低到VSSL電平,關(guān)閉T4、T5、T6、T8和T10;T3打開,QB點(diǎn)被充電至VDD,將T7、T9 和T11打開,COUT1、OUT1和OUT2拉低,電路COUT,OUT1,OUT2繼續(xù)維持低電平。

從電路原理圖可以看出,COUT1,COUT2是每一級(jí)輸入級(jí)模塊的級(jí)聯(lián)信號(hào),OUT1, OUT2,OUT3,OUT4都是輸出到顯示屏陣列的柵極驅(qū)動(dòng)信號(hào)。從電路的驅(qū)動(dòng)時(shí)序圖看出,輸入級(jí)模塊級(jí)聯(lián)信號(hào)的高電平保持時(shí)間是輸出級(jí)模塊柵極驅(qū)動(dòng)信號(hào)的兩倍,因此在同一工作頻率下,輸入級(jí)模塊的尺寸可以做的更小。

在電路中,兩負(fù)電源需要滿足|VSSL|＞|VSS|,可以使得T9,T10在OUT1,OUT2輸出高電平時(shí)完全關(guān)閉,輸出信號(hào)達(dá)到全擺幅輸出,減少功耗損失。由于CLK1,CLK2的低電平和高電平分別與VSSL和VDD相當(dāng),CLK3,CLK4, CLK5,CLK6的低電平和高電平分別與VSS和VDD相當(dāng),因此電路不存在直流回路,電路沒有直流功耗,只有時(shí)鐘的動(dòng)態(tài)功耗。傳統(tǒng)結(jié)構(gòu)行集成驅(qū)動(dòng)電路的動(dòng)態(tài)功耗計(jì)算公式為:

其中:C為電容,f為時(shí)鐘頻率,U為電壓變化。

采用輸入級(jí)模塊復(fù)用結(jié)構(gòu)的行集成電路,輸入級(jí)模塊驅(qū)動(dòng)n級(jí)輸出級(jí)模塊,其時(shí)鐘頻率為傳統(tǒng)結(jié)構(gòu)的1/n,動(dòng)態(tài)功耗為:

其中:f/n為時(shí)鐘頻率。與傳統(tǒng)結(jié)構(gòu)的行集成驅(qū)動(dòng)電路對(duì)比,輸入級(jí)模塊復(fù)用結(jié)構(gòu)的電路可大大減低電路的動(dòng)態(tài)功耗。

3 實(shí)驗(yàn)結(jié)果與分析

本文采用的器件為我們開發(fā)的摻Ln的IZOTFT器件,器件特性分別為:閾值電壓為1.28 V,開啟電壓為－0.95 V,遷移率為15 cm2/V·s,開關(guān)比為2.96×109。

我們成功制作了20級(jí)該行集成驅(qū)動(dòng)電路,圖2為該電路的電子顯微圖,每級(jí)電路的尺寸大小為730μm×164μm,制作在顯示屏的兩邊很容易實(shí)現(xiàn)窄邊框顯示,164μm的高度適用于300 PPI 的AMLCD或者AMOLED顯示屏雙邊行集成電路驅(qū)動(dòng)。表格1記錄著電路的設(shè)計(jì)參數(shù),其中輸入級(jí)包括T1,T2,T3,T4,T5,T6和T7尺寸制作相對(duì)較小。輸出級(jí)T8和T9,T10和T11需要滿足驅(qū)動(dòng)陣列的需求,因此制作尺寸較大。電容C1在充電階段,存儲(chǔ)電荷不被泄漏,維持高電平;在信號(hào)輸出時(shí),起到電容耦合效應(yīng),Q點(diǎn)電壓跳變的更高,使得輸出級(jí)晶體管完全打開,實(shí)現(xiàn)全擺幅輸出。電容C2作用是維持QB點(diǎn)在Q點(diǎn)電壓跳變時(shí),不受到耦合作用的影響。

圖2 行集成驅(qū)動(dòng)電路的光學(xué)顯微圖Fig.2 Micrograph of the proposed gate driver circuit

我們采用安捷倫的B1500半導(dǎo)體測(cè)試儀的SPGU模塊進(jìn)行對(duì)電路性能的測(cè)試,測(cè)試中, CLK1和CLK2的低電平和VSSL相等,CLK3, CLK4,CLK5和CLK6的低電平和VSS相等,實(shí)驗(yàn)測(cè)試的RC負(fù)載分別為10 kΩ和14 p F。

圖3為該行集成驅(qū)動(dòng)電路的測(cè)試結(jié)果,圖3 (a)所示的行集成電路的起始信號(hào)VIN和第一級(jí)輸出波形OUT1。從波形的峰峰值可以觀察到,起始信號(hào)VIN峰峰值與CLK1和CLK2一樣,輸出波形OUT1的峰峰值與CLK3,CLK4,CLK5, CLK6一樣。起始信號(hào)VIN的脈沖寬度為第一級(jí)輸出信號(hào)OUT1的兩倍寬,從前面分析結(jié)論可得,該電路的動(dòng)態(tài)功耗是傳統(tǒng)結(jié)構(gòu)電路的1/2。圖3(b)顯示了輸出級(jí)的輸出信號(hào),第1級(jí)輸出信號(hào)OUT1和第40級(jí)輸出信號(hào)OUT40,OUT1和OUT40的峰峰值相等,脈沖寬度一樣,從實(shí)驗(yàn)驗(yàn)證了該電路可以正常工作。

圖3 行集成驅(qū)動(dòng)電路測(cè)試結(jié)果Fig.3 Experiment result of the proposed gate driver circuit

表1 行集成驅(qū)動(dòng)電路的設(shè)計(jì)參數(shù)Tab.1 Design parameters of gate driver circuit

行集成驅(qū)動(dòng)電路的輸出能力關(guān)系到顯示屏顯示效果的好壞,我們對(duì)該行集成驅(qū)動(dòng)電路做了負(fù)載測(cè)試,在工作頻率50 k Hz,負(fù)載10 kΩ和140 p F的條件下,測(cè)試出來的輸出級(jí)的波形,如圖4所示,波形上升延遲時(shí)間4.8μs,下降時(shí)間為3.5μs,總的脈寬時(shí)間為20μs,所以在該負(fù)載條件下測(cè)試,驗(yàn)證了該電路有足夠的輸出能力,可以集成于顯示屏兩端,驅(qū)動(dòng)陣列,不會(huì)產(chǎn)生串?dāng)_現(xiàn)象。

圖4 行集成驅(qū)動(dòng)電路輸出級(jí)負(fù)載測(cè)試Fig.4 Load test of the proposed gate driver circuit

5 結(jié) 論

設(shè)計(jì)了一種輸入級(jí)模塊復(fù)用的行集成驅(qū)動(dòng)電路,采用了一級(jí)輸入級(jí)模塊驅(qū)動(dòng)多級(jí)輸出級(jí)模塊的結(jié)構(gòu),可以顯著地減少輸入級(jí)模塊TFT的數(shù)量,縮減電路面積。該電路的驅(qū)動(dòng)時(shí)鐘頻率是傳統(tǒng)結(jié)構(gòu)中一級(jí)輸入級(jí)模塊驅(qū)動(dòng)一級(jí)輸出級(jí)模塊時(shí)鐘頻率的1/n,有效地降低了電路的動(dòng)態(tài)功耗。我們成功地制作20級(jí)的級(jí)聯(lián)行集成電路,20級(jí)輸入級(jí)模塊驅(qū)動(dòng)40級(jí)輸出級(jí)模塊,該每級(jí)的行集成電路尺寸為730μm(寬)×164μm(高)。通過實(shí)驗(yàn)表明,電路可以正常工作。在工作頻率50 k Hz,負(fù)載為10 kΩ和140 p F的條件下,電路的驅(qū)動(dòng)能力滿足驅(qū)動(dòng)顯示屏的需求。

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Nnew In-Zn-O thin film transistors gate driver circuit employing input block multiplex structure

ZHANG LI-rong1,LI Guan-ming2,HUANG Chang-yu3,ZHOU Lei1, LUO Dong-xiang2,XU-Miao2,WU Wei-jing2?,PENG Jun-biao2

(1.Guangzhou New Vision Opto-Electronic Technology Company,Ltd., Guangzhou 510730,China; 2.State Key Laboratory of Luminescent Materials and Devices, South China University of Technology,Guangzhou 510640,China; 3.School of Electronic and Information Engineering,South China University of Technology, Guangzhou 510640,China)

This paper proposes a new gate driver circuit integrated by IZO-thin film transistors (TFTs),which employs a new driving method called input block multiplex structure.One input blockdriving several output blocks is used in this method,which can reduce the number of TFTs and save the area of the circuit dramatically,satisfying the design of the high resolution and narrow bezel displays.The working time of the input block is n times as the output block,where the parameter‘n’is the quantity of output blocks driven by one input block.Therefore the frequency of the driving clock of the proposed circuit is 1/n of the traditional circuits,in which one input block is used to drive one output block.We have successfully fabricated 20 stages of the circuit.The structure is one input block driving two output blocks and the dimension is 730μm width and 164μm height,which can realize the narrow bezel easily.The experimental results show the circuit can work well and be suitable for 300 PPI displays of AMLCD or AMOLEDs.

In-Zn-O thin-film transistor;integrated gate driver circuit;input block multiplex;output block

TN27

:A

10.3788/YJYXS20153005.0832

1007-2780(2015)05-0832-06

張立榮(1988－),男,廣東陽江人,碩士,主要從事TFT集成電路,AMOLED面板設(shè)計(jì)研究。E-mail:zhanglirong＠newvision-cn.com

2015-04-21;

:2015-06-19.

國(guó)家自然科學(xué)基金(No.61204089);廣東省自然科學(xué)基金(No.S2012010008648);廣東省自然科學(xué)基金(No.2014A030310253)

?通信聯(lián)系人,E-mail:wuwj＠scut.edu.cn